數(shù)字電子線路基礎(chǔ)：3-2用FPGA實(shí)現(xiàn)基本組合邏輯電路

1、3.2 用FPGA實(shí)現(xiàn)基本組合邏輯電路實(shí)驗?zāi)康?1)通過實(shí)驗學(xué)習(xí)基本組合邏輯電路的描述方法。(2)通過實(shí)驗學(xué)習(xí)門電路的硬件描述語言。(3)通過實(shí)驗學(xué)習(xí)半加器的硬件描述語言。實(shí)驗儀器設(shè)備(1)FPGA開發(fā)實(shí)驗箱。(2)數(shù)字萬用表。(3)電腦。預(yù)習(xí)(1)復(fù)習(xí)FPGA開發(fā)有關(guān)的流程。(2)復(fù)習(xí)Verilog HDL語言語法。(3)復(fù)習(xí)實(shí)驗所用的相關(guān)原理。(4)按要求編寫實(shí)驗中要求的硬件描述語言程序。實(shí)驗原理(1)Verilog HDL語言的基本語法結(jié)構(gòu)。語言以模塊作為基本單元，首先進(jìn)行模塊定義，其次進(jìn)行端口定義，最重要的是對模塊電路描述。(2)RTL視圖。模塊電路設(shè)計完后可以看到綜合的電路結(jié)構(gòu)圖。(

2、3)結(jié)構(gòu)電路的例化。工程文件頂層利用設(shè)計好的各模塊文件進(jìn)行連接，構(gòu)成從頂至下的設(shè)計方式。實(shí)驗內(nèi)容(1)根據(jù)Verilog HDL語言的語法描述與門電路的實(shí)現(xiàn)。建立新工程，命名，建立模塊。調(diào)試門電路模塊正常運(yùn)行。(2)與非門電路的實(shí)現(xiàn)和RTL視圖。建立新工程，命名，建立模塊。調(diào)試門電路模塊正常運(yùn)行。(3)或非門電路的實(shí)現(xiàn)和RTL視圖。建立新工程，命名，建立模塊。調(diào)試門電路模塊正常運(yùn)行。(4)同或門電路的實(shí)現(xiàn)和RTL視圖。建立新工程，命名，建立模塊。調(diào)試門電路模塊正常運(yùn)行。(5)異或門電路的實(shí)現(xiàn)和RTL視圖。建立新工程，命名，建立模塊。調(diào)試門電路模塊正常運(yùn)行。(6)利用以上設(shè)計的各能獨(dú)立運(yùn)行的模塊

3、搭設(shè)一個組合邏輯電路。任意組合電路的搭設(shè)：在頂層文件中例化各模塊接口。不限制使用的門電路個數(shù)。不限制組合電路的功能。新建工程。編寫完各模塊電路。頂層例化。分配引腳。下載到FPGA。根據(jù)設(shè)計的組合電路完成下表。輸入輸出6.思考題(1)什么是從頂至下的設(shè)計方式?談?wù)勀愕膶?shí)驗體會。(2)描述硬件描述語言的基本設(shè)計方法。(3)總結(jié)本次實(shí)驗的心得。 附錄2：門電路的一些參考程序與門module and(y,a,b)output y;input a,b;reg y;always(a or b)y=a&b；endmodule或門module and(y,a,b)output y;input a,b;reg y;always(a or b)y=a|b;endmodule異或門module and(y,a,b)output y;input a,b;reg y;always(a or b)y=ab;endmodule一位半加器module and(s,c,a,b)output s,c;input