Altera可編程邏輯器件課件

1、(最新整理)Altera可編程邏輯器件12021/7/26第2章 Altera可編程邏輯器件 2.1 Altera產品概述 2.2 FLEX系列 2.3 MAX系列 2.4 APEX系列 2.5 Mercury系列 2.6 Excalibur系列 2.7 Stratix系列 2.8 其它PLD公司及其產品簡介 2.1 Altera產品概述 2.1.1 Altera PLD的特點 Altera的CPLD器件具有良好的性能、 極高的密度和非常大的靈活性， 除了具有一般PLD的特點外， 還具有改進的結構、 先進的處理技術、 現(xiàn)代化的開發(fā)工具以及多種宏功能模塊可選用等優(yōu)點。 1) 高性能 高性能體現(xiàn)在

2、技術和結構上， Altera器件采用銅鋁布線的先進CMOS技術， 具有非常低的功耗和相當高的速度， 而且采用連續(xù)式互連結構， 提供快速的、 連續(xù)的信號延時。 2) 高密度邏輯集成 設計者總是尋求盡可能高的邏輯集成度， 將更多的邏輯集成進更少的器件中來縮小印制板的尺寸和降低成本。 具有高集成能力的PLD提供了優(yōu)秀的解決方案。 Altera器件密度從300門到400萬門， 能很容易地集成現(xiàn)有的各種邏輯器件， 包括小規(guī)模及大規(guī)模標準邏輯器件、 PLD、 FPGA或ASIC。 高集成能力的PLD提供更高的系統(tǒng)性能， 更高的可靠性， 更低的成本。 3) 高性能價格比 Altera不斷努力改進產品的開發(fā)和

3、制造工藝， 10多年的經(jīng)驗積累使其處理技術和制造流程高度有效， 使Altera能夠有效地提供高性能價格比的可編程邏輯器件。 Altera的PLD的成本與門陣列相當。 4) 短的開發(fā)周期 對許多設計工程師來說， 時間是最寶貴的資源， Altera的快速、 直觀、 易于使用的MAX+PLUS和Quartus軟件能夠極大地縮短開發(fā)周期。 使用MAX+PLUS和Quartus軟件設計輸入、 處理、 校驗以及器件編程一共僅需幾個小時， 一天內可完成幾個完全的設計。 Altera與其它EDA制造商緊密合作， 在MAX+PLUS和Quartus軟件中集成了另外的工業(yè)標準設計輸入、 綜合、 校驗工具， 如由C

4、adence、 Exemplar Logic、 Mentor Graphics、 Synopsys、 Synplicity和Viewlogic提供的軟件。 圖2.1說明了用MAX+PLUS和Quartus設計10萬門邏輯的一個典型開發(fā)周期。 圖 2.1 用Altera器件設計10萬門邏輯的一個典型開發(fā)周期 5) 對器件優(yōu)化的IP解決方案 Altera提供已經(jīng)做好的， 經(jīng)過預先測試并優(yōu)化了的IP宏功能模塊（Megafunctions），允許設計人員在一個器件中快速實現(xiàn)一定的功能而不必從基礎的設計做起， 宏功能模塊大大地提高了設計效率。 Altera提供開發(fā)板， 因此可以在設計開始時就進行應用軟件

5、的開發(fā)， 硬件設計人員也能使用這些開發(fā)板快速有效地驗證IP的功能。 6) 在線可編程 MAX9000、 MAX7000、 MAX7000A、 MAX7000B和MAX3000A系列器件具有在線可編程性， 簡化了樣品設計開發(fā)過程及流水線生產過程， 提高了設計的靈活性， 并且能夠快速有效地對產品進行現(xiàn)場升級。 Altera的ISP使用IEEE1149.1標準的JTAG（Joint Action Test Group）測試端口， 允許對器件進行編程， 并可以對印刷電路板（PCB）進行功能測試。 2.1.2 Altera器件系列 Altera的PLD器件現(xiàn)包括APEX20K、 APEX、 Excali

6、bur、 Mercury、 Stratix、 ACEX1K、 FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX3000和Classic系列。 靈活邏輯單元矩陣FLEX（Flexible Logic Element MatriX）器件采用查找表（LUT）結構來實現(xiàn)邏輯功能， 而多陣列矩陣MAX（Multiple Array MatriX）和Classic采用“與”可編程“或”固定的乘積項（product term）結構。 先進可編程邏輯矩陣（APEX）的結構特征是查找表（LUT）和嵌入式寄存器， Mercury系列基于查找表結構， 其特征是具有

7、時鐘數(shù)據(jù)恢復和一個性能優(yōu)化的核， Excalibur的結構特征是基于ARM和基于MIPS的硬核微處理器。 每種器件系列針對具體的應用都有各自的特點。 所有Altera的CPLD器件均采用CMOS工藝， 其中一些系列經(jīng)過改進， 已采用了更為先進的工藝技術， 嵌入了大量的RAM塊。 其器件結構演變示意圖如圖2.2所示， 其器件性能對照如表2.1所示。 圖 2.2 Altera的CPLD結構演變示意圖 表2.1 Altera器件性能對照表 2.2 FLEX系列 2.2.1 FLEX10K系列 1. 概述 FLEX10K是工業(yè)界第一個嵌入式的可編程邏輯器件， 采用可重構的CMOS SRAM工藝， 把連

8、續(xù)的快速通道互連與獨特的嵌入式陣列結構相結合， 同時也結合了眾多可編程器件的優(yōu)點來完成普通門陣列的宏功能。 由于其具有高密度、 低成本、 低功率等特點， 所以脫穎而出成為當今Altera PLD中應用最好的器件系列。 其集成度已達到25萬門。 它能讓設計人員輕松地開發(fā)出集存儲器、 數(shù)字信號處理器及特殊邏輯包括32位多總線系統(tǒng)等強大功能于一身的芯片。 到目前為止， 已經(jīng)推出了FLEX10K、 FLEX10KA、 FLEX10KV、 FLEX10KE等分支系列。 FLEX10K結構類似于嵌入式門陣列， 是門陣列市場中成長最快的器件。 像標準門陣列一樣， 嵌入式門陣列采用一般的門海（sea of g

9、ates）結構實現(xiàn)普通邏輯， 因此， 在實現(xiàn)大的特殊邏輯時會有潛在死區(qū)。 與標準門陣列相比， 嵌入式門陣列通過在硅片中嵌入邏輯塊的方法來減少死區(qū)， 提高速度。 然而， 典型的嵌入式宏功能模塊通常是不能改變的， 這就限制了設計人員的選擇。 相反， FLEX10K器件是可編程的， 在調試時它允許設計人員全面控制嵌入式宏功能模塊和一般的邏輯， 可以方便地反復修改設計。 每個FLEX10K器件包含一個嵌入式陣列和一個邏輯陣列。 嵌入式陣列用來實現(xiàn)各種存儲器及復雜的邏輯功能， 如數(shù)字信號處理、 微控制器、 數(shù)據(jù)傳輸?shù)取?邏輯陣列用來實現(xiàn)普通邏輯功能， 如計數(shù)器、 加法器、 狀態(tài)機、 多路選擇器等。 嵌入

10、式陣列和邏輯陣列結合而成的嵌入式門陣列的高性能和高密度特性， 使得設計人員可在單個器件中實現(xiàn)一個完整的系統(tǒng)。 FLEX10K器件的配置通常是在系統(tǒng)上電時， 通過存儲于一個串行PROM中的配置數(shù)據(jù)或者由系統(tǒng)控制器提供的配置數(shù)據(jù)來完成。 Altera提供EPC1、 EPC2、 EPC16和EPC1441等配置用的PROM器件， 配置數(shù)據(jù)也能從系統(tǒng)RAM和BitBlaster串行下載電纜或ByteBlasterMV并行下載電纜獲得。 對于配置過的器件， 可以通過重新復位器件、 加載新數(shù)據(jù)的方法實現(xiàn)在線可配置（ICR, In Circuit Reconfigurability）。 由于重新配置要求少于

11、320 ms， 因此可在系統(tǒng)工作時實時改變配置。 FLEX10K器件由MAX+PLUS開發(fā)軟件支持。 2. FLEX10K器件系列的特點 (1) FLEX10K是工業(yè)界第一種嵌入式的PLD器件系列，具有實現(xiàn)宏功能的嵌入式陣列（例如實現(xiàn)高效存儲器和特殊的邏輯功能）和實現(xiàn)普通功能的邏輯陣列， 可提供可編程單芯片系統(tǒng)(SOPC)集成。 (2) 高密度： 1萬25萬個可用門。 高達40960位內部RAM（每個EAB有2048位）， 所有這些都可在不減少邏輯能力的情況下使用。 (3) 系統(tǒng)級特點： 支持多電壓接口； 在FLEX10KA器件中允許輸入的引腳電壓為5.0 V， 在FLEX10KB器件中允許輸

12、入的引腳電壓為3.3 V和5.0 V； 低功耗（維持狀態(tài)小于0.5 mA）； 遵守PCI總線規(guī)定； 內帶JTAG邊界掃描測試電路； 器件采用先進的工藝制造并可在2.5 V、 3.3 V、 5.0 V電源電壓下工作。 所有器件都100%經(jīng)過功能測試。 (4) 靈活的內部連接： 快速、 可預測連線延時的快速通道（Fast Track）連續(xù)式布線結構； 實現(xiàn)快速加法器、 計數(shù)器和比較器的專用進位鏈； 實現(xiàn)高速、 多輸入邏輯函數(shù)的專用級聯(lián)鏈； 實現(xiàn)內部三態(tài)總線的三態(tài)模擬； 多達六個全局時鐘信號和四個全局清除信號。 (5) 強大的I/O引腳功能： 每個引腳都有一個獨立的三態(tài)輸出使能控制及漏極開路配置選項

13、（Open drain option）； 可編程輸出電壓的擺率控制， 可以減小開關噪聲。 FLEX10KA、 FLEX10KE、 FLEX10KS器件支持熱拔插。 (6) 多種封裝方式： 用戶可任意選擇84600引腳的各種封裝。 封裝形式有PLCC、 TQFP、 PQFP、 RQFP、 PGA、 BGA等， 同一種封裝中的各種FLEX10K系列器件的引腳相兼容。 表2.2列出了FLEX10K系列典型器件的性能對照。 表2.2 FLEX10K系列典型器件性能對照表 3. 功能描述 FLEX10K系列器件主要由嵌入式陣列塊、 邏輯陣列塊、 快速通道（FastTrack）互連和I/O單元四部分組成。

14、 嵌入式陣列由一系列嵌入式陣列塊（EAB）構成。 當用來實現(xiàn)有關存儲器功能時， 每個EAB提供2048位用來構造RAM、 ROM、 FIFO或雙口RAM等功能。 當用來實現(xiàn)乘法器、 微控制器、 狀態(tài)機以及DSP等復雜邏輯時， 每個EAB可以貢獻100到600個門。 EAB可以單獨使用， 也可組合起來使用。 邏輯陣列由一系列邏輯陣列塊（LAB）構成。 每個LAB包含八個LE和一些局部互連， 每個LE含有一個四輸入查找表（LUT）、 一個可編程觸發(fā)器、 進位鏈和級聯(lián)鏈。 八個LE可以構成一個中規(guī)模的邏輯塊， 如八位計數(shù)器、 地址譯碼器和狀態(tài)機。 多個LAB組合起來可以構成更大的邏輯塊。 每個LAB

15、代表大約96個可用邏輯門。 器件內部信號的互連和器件引腳之間的信號互連由快速通道（FastTrack）連線提供， FastTrack互連是一系列貫通器件長、 寬的快速連續(xù)通道。 FLEX10K系列器件的I/O引腳由一些I/O單元（IOE）驅動。 IOE位于快速通道的行和列的末端， 每個IOE有一個雙向I/O緩沖器和一個既可作輸入寄存器也可作輸出寄存器的觸發(fā)器。 當I/O引腳作為專用時鐘引腳時， 這些寄存器提供特殊的性能。 當作為輸入時， 可提供少于1.6 ns的建立時間； 而作為輸出時， 這些寄存器可提供少于5.3 ns的時鐘到輸出延時。 IOE還具有許多特性， 如JTAG編程支持、 擺率控制

16、、 三態(tài)緩沖和漏極開路輸出等。 FLEX10K器件的結構如圖2.3所示。 由圖可以看出， 一組LE構成一個LAB， LAB是排列成行和列的， 每一行也包含了一個EAB。 LAB和EAB是由快速通道連接的， IOE位于快速通道連線的行和列的兩端。 圖 2.3 FLEX10K器件的結構 FLEX10K器件還提供了六個專用輸入引腳， 這些引腳用來驅動觸發(fā)器的控制端， 以確?？刂菩盘柛咚?、 低偏移（少于1.5 ns）、 有效地分配。 這些信號使用了專用的布線支路， 以便具有比快速通道更短的延遲和更小的偏移。 專用輸入中的四個輸入引腳可用來驅動全局信號， 這四個全局信號也能由內部邏輯驅動， 它為時鐘分配

17、或產生用以清除器件內部多個寄存器的異步清除信號提供了一個理想的方法。 1） 嵌入式陣列（EAB） EAB是在輸入輸出口上帶有寄存器的靈活RAM塊， 它用于實現(xiàn)一般陣列宏（Mega）功能。 因其大而靈活， EAB也適用于實現(xiàn)像乘法器、 矢量定標器和錯誤校正電路等功能。 這些功能結合在一起可實現(xiàn)數(shù)字濾波器和微控制器等。 EAB的邏輯功能是在配置期間， 用只讀模式對EAB編程產生一個大型LUT來實現(xiàn)。 使用查找表實現(xiàn)組合邏輯要比一般算法快， EAB的快速時間通道使這一先進特性得到進一步加強。 EAB的大容量使得設計人員在同一級邏輯中實現(xiàn)復雜邏輯功能時， 對LE或FPGA RAM塊的連接不存在布線延時

18、。 例如， 單個EAB可以實現(xiàn)一個帶有8輸入和8輸出的44乘法器， 而參數(shù)化功能模塊(如LPM功能塊)能自動利用EAB的優(yōu)點。 EAB的優(yōu)點超過FPGA： FPGA用小陣列分布式RAM塊實現(xiàn)板級RAM功能， 這些RAM塊尺寸增大時其延時難以預測； 此外， FPGA RAM塊一般存在布線問題， 因為小的RAM塊必須連接在一起來形成大的RAM塊， 相比之下， EAB可以用來實現(xiàn)較大的專用RAM塊， 消除了相關的時序問題和布線問題。 EAB能用來實現(xiàn)同步RAM， 同步RAM比異步RAM更容易使用， 因為使用異步RAM電路時， 必須產生寫使能（WE）信號， 并確保數(shù)據(jù)和地址信號滿足相對WE信號的建立和

19、保持時間。 相比之下， EAB的同步RAM產生自己的WE信號和與全局時鐘匹配的自定時信號。 這種自定時RAM電路， 只要求滿足全局時鐘的建立和保持時間。 EAB用作RAM時， 每個EAB能配置成2568， 5124， 10242或20481等尺寸。 更大的RAM可由多個EAB結合在一起組成。 例如， 兩個2568的RAM塊可組成一個25616的RAM， 兩個5124的RAM可組成一個5128的RAM， 如圖2.4所示。 圖 2.4 FLEX10K器件的EAB組成RAM的方法 如果需要， 一個器件中所有的EAB可級聯(lián)成一個單一的RAM。 EAB能級聯(lián)形成多達2048字的RAM塊而不影響時序。 A

20、ltera的軟件能自動組合EAB， 形成設計人員指定的RAM。 EAB對驅動和控制時鐘信號提供了靈活的選項， EAB的輸入和輸出可以使用不同的時鐘。 寄存器能被獨立地插入到數(shù)據(jù)輸入、 EAB輸出或地址以及WE輸入部分中。 寫使能信號WE可以用全局時鐘信號或本地互連信號驅動。 EAB時鐘信號可使用全局信號、 專用時鐘引腳及EAB局部互連驅動。 因為LE驅動EAB局部互連， 所以LE能控制WE信號或EAB時鐘信號。 每個EAB含有一個行互連饋入端， EAB的輸出同時驅動行互連通道和列互連通道。 每個EAB的輸出能同時驅動兩個行互連通道和兩個列互連通道， 未用的通道可由其它LE驅動。 這一特性增加了

21、EAB輸出的可用布線資源， 如圖2.5所示。 2.5 V、 0.25 m的FLEX10KE器件進一步增強了FLEX10K系列的性能。 用FLEX10KE設計的3.3 V PCI比用FLEX10KA設計的平均快20%30%。 FLEX10KE器件還能實現(xiàn)高效雙端口RAM。 圖 2.5 FLEX10K器件嵌入式陣列（EAB） 2） 邏輯陣列塊（LAB） LAB由八個LE以及它們的進位鏈、 級聯(lián)鏈、 LAB控制信號與LAB局部互連組成。 LAB為FLEX10K器件提供“粗顆粒”結構， 容易實現(xiàn)高速布線， 不但能提高器件利用率， 還能提高器件性能。 FLEX10K器件的LAB結構如圖2.6所示。 圖

22、2.6 FLEX10K器件的LAB結構 每個LAB為八個LE提供四個反向可編程的控制信號。 其中的兩個可以用作時鐘， 另外兩個用作清除/置位控制。 LAB時鐘可以由器件的專用時鐘輸入引腳、 全局信號、 I/O信號或經(jīng)過LAB局部互連的內部信號直接驅動。 LAB的清除/置位信號也可由器件的專用時鐘輸入引腳、 全局信號、 I/O信號或經(jīng)過LAB局部互連的內部信號直接驅動。 由于全局控制信號通過器件時失真很小， 因而通常用作全局時鐘、 清除或置位等異步控制信號。 全局控制信號能夠由器件內任一LAB中的一個或多個LE形成， 并直接驅動目標LAB的局部互連。 另外， 全局控制信號也可以由LE輸出直接產生

23、。 3） 邏輯單元（LE） 邏輯單元（LE）是FLEX10K結構中的最小單元， 它很緊湊， 能有效實現(xiàn)邏輯功能。 每個LE含有一個四輸入查找表（LUT）、 一個帶有同步使能的可編程觸發(fā)器、 一個進位鏈和一個級聯(lián)鏈。 其中， LUT是一個四輸入變量的快速邏輯產生器。 每個LE都能驅動局部互連和快速通道（FastTrack）互連。 LE的方框圖如圖2.7所示。 圖 2.7 FLEX10K器件的LE LE中的可編程觸發(fā)器可配置成D、 T、 JK、 RS觸發(fā)器。 觸發(fā)器的時鐘（Clock）、 清除（Clear）、 預置（Preset）等控制信號可由全局信號、 通用I/O引腳或任何內部邏輯驅動。 對于組

24、合邏輯， 將該觸發(fā)器旁路， 由LUT的輸出直接驅動LE的輸出。 LE有兩個驅動互連通道的輸出信號， 一個驅動局部互連， 另一個用于驅動行或列的快速通道互連， 這兩個輸出信號可以單獨控制。 例如， 可以用LUT驅動一個輸出而用寄存器驅動另一個輸出， 這種特性稱為寄存器打包。 由于寄存器和LUT可以用作互不相關的功能， 因而這種特性能夠提高LE的利用率。 FLEX10K器件的結構還提供了兩種類型的專用高速數(shù)據(jù)通道， 即進位鏈和級聯(lián)鏈， 它們連接相鄰LE， 但不使用局部互連通道。 進位鏈支持高速計數(shù)器和加法器， 級聯(lián)鏈可以在最小延時的情況下實現(xiàn)多輸入邏輯函數(shù)。 進位鏈和級聯(lián)鏈連接同一LAB中所有的L

25、E和同一行中的所有LAB。 由于大量使用進位鏈和級聯(lián)鏈會降低布局布線的靈活性， 因此， 只有在對速度有要求的關鍵部分才使用它們。 進位鏈（Carry Chain） 進位鏈提供LE之間非常快（大約0.2 ns左右）的向前進位功能。 低位進位信號通過進位鏈向前進到高位， 同時進位到LE和進位鏈的下一級。 這一特點使FLEX10K器件能夠實現(xiàn)高速計數(shù)器、 加法器和任意位數(shù)的比較器功能。 進位鏈邏輯可以由MAX+PLUS或Quartus編譯器在設計處理時自動生成， 或者由設計人員在設計輸入期間手工建立。 LPM、 DesignWare等參數(shù)化邏輯功能塊具有自動使用進位鏈的優(yōu)點。 多于八個LE的進位鏈是

26、通過把LAB連接在一起自動實現(xiàn)的。 為了提高適配率， 長的進位鏈可以在一行LAB中跳躍交替進位， 即長度超過一個LAB的進位鏈， 要么從偶數(shù)LAB跨接到偶數(shù)LAB， 要么從奇數(shù)LAB跨接到奇數(shù)LAB。 例如， 在一行中第一個LAB的最后一個LE進位到該行中第三個LAB的第一個LE上。 進位鏈不能跨越行中間的EAB。 例如， 在EPF10K50器件中， 進位鏈在第18個LAB上結束， 而一個新的進位鏈在第19個LAB上開始。 圖 2.8 FLEX10K器件的進位鏈使用（n位全加器）圖 2.9 FLEX10K器件的級聯(lián)鏈使用 圖2.8中顯示了如何借助進位鏈用n+1個LE來實現(xiàn)n位全加器。 LUT的

27、一部分可產生兩個輸入信號和進位信號的“和”， 并將它連接到LE輸出端。 對于簡單的加法器， 一般將寄存器旁路， 但要實現(xiàn)累加器功能就要用到寄存器。 進位鏈邏輯產生一個輸出信號， 它直接連接到高一位的進位輸入， 最后一個進位輸出連接到一個LE上， 它可以作為一個通用信號使用。 級聯(lián)鏈（Cascade Chain） 利用級聯(lián)鏈， FLEX10K結構可以實現(xiàn)多扇入的邏輯功能， 相鄰的LUT能用來并行計算函數(shù)的邏輯功能的各個部分， 級聯(lián)鏈把中間結果串接起來。 級聯(lián)鏈可以使用邏輯與或者邏輯或（借助狄摩根的反演定理）來連接相鄰LE的輸出。 每增加一個LE， 函數(shù)的有效輸入增加4個， 其延時大約增加0.7

28、ns秒。 編譯器在設計處理時自動生成級聯(lián)鏈， 或者由設計人員在設計輸入期間手工建立。 多于八位的級聯(lián)鏈能夠通過把幾個LAB連接在一起來自動實現(xiàn)。 為了易于布線， 比一個LAB長的級聯(lián)鏈既可以在相鄰的兩個偶數(shù)之間跳躍進位， 也可以在相鄰的兩個奇數(shù)之間跳躍進位。 例如， 在一行中將第一個LAB的最后一個LE級聯(lián)到該行中第三個LAB的第一個LE上。 級聯(lián)鏈像進位鏈一樣也不能跨越行中間的EAB。 例如， 在EPF10K50器件中， 一個級聯(lián)鏈在第18個LAB上結束， 而新的級聯(lián)鏈在第19個LAB上開始。 這個端點屬于該行中間的EAB位置。 圖2.9中表示級聯(lián)鏈是如何把相鄰的LE連接起來形成多扇入功能的

29、。 這個例子說明用n個LE來實現(xiàn)4n個變量的邏輯功能。 LE的延時約1.6 ns， 級聯(lián)鏈的延時約0.7 ns， 使用級聯(lián)鏈對一個16位地址進行譯碼， 約需3.7 ns的延時。 邏輯單元的工作模式 FLEX10K的LE有四種工作模式， 即正常模式、 運算模式、 加減計數(shù)模式和可清除計數(shù)模式， 如圖2.10所示。 圖 2.10 FLEX10K器件LE的工作模式 圖 2.10 FLEX10K器件LE的工作模式 圖 2.10 FLEX10K器件LE的工作模式 圖 2.10 FLEX10K器件LE的工作模式 每種模式對LE資源的使用不同。 在每種模式下， LE都有七個有效輸入信號， 包括四個來自LAB

30、局部互連的輸入信號， 來自可編程寄存器的饋送信號以及來自前級的進位輸入和級聯(lián)輸入等， 它們直接送到不同的位置， 以實現(xiàn)所要求的邏輯功能。 其中LE的三個輸入提供時鐘、 清除和置位信號。 MAX+PLUS和Quartus不僅能為參數(shù)化邏輯功能塊如LPM、 DesignWare等自動選擇合適的工作模式， 而且對于計數(shù)器、 加法器和乘法器等一般邏輯功能， 也會選擇合適的工作模式。 如果需要， 設計人員也可指定LE的工作模式以優(yōu)化性能， 實現(xiàn)特殊的功能。 正常模式 正常模式適合于一般的邏輯應用和各種譯碼功能， 它可以發(fā)揮級聯(lián)鏈的優(yōu)勢。 在這種模式下， 來自LAB局部互連的四個數(shù)據(jù)輸入和進位輸入是四輸入

31、LUT的輸入信號。 編譯器能夠自動地從進位輸入和data3中選擇一個作為LUT的輸入信號， LUT的輸出信號可以與級聯(lián)輸入信號相與后通過級聯(lián)輸出信號形成級聯(lián)鏈。 寄存器或LUT可以同時用來驅動局部互連和快速通道互連。 LE中的LUT和寄存器能夠獨立使用， 這一特性稱為寄存器打包。 為了支持寄存器打包， LE有兩個輸出： 一個驅動局部互連， 另一個驅動快速通道互連。 data4信號能夠直接驅動寄存器， 允許LUT計算一個獨立于寄存器信號的邏輯函數(shù)。 在查找表LUT中可以計算三輸入邏輯函數(shù)， 而第四個獨立信號能夠被寄存。 換句話說， LE不但能產生一個四輸入邏輯函數(shù)， 而且其中一個輸入能夠用來驅動

32、寄存器。 打包后LE中的寄存器仍然能夠使用LE中的時鐘使能、 清除和置位信號。 在LE包中， 寄存器能夠驅動快速通道互連， 而LUT能夠驅動局部互連， 反之亦然。 運算模式 運算模式提供了兩個三輸入LUT， 適合于完成加法器、 累加器和比較器的功能。 其中一個LUT計算一個三輸入邏輯函數(shù)， 另一個可生成進位鏈。 如圖2.10所示， 第一個LUT使用進位輸入信號和兩個來自LAB局部互連的數(shù)據(jù)輸入來生成一個組合（或寄存器）輸出。 例如， 在加法器里， 這個輸出是a、 b和進位輸入三個信號之和。 第二個LUT用這相同的三個輸入信號產生進位輸出信號， 從而建立一個進位鏈。 運算模式也支持級聯(lián)鏈的同時使

33、用。 加減計數(shù)模式 加減計數(shù)模式提供計數(shù)器使能、 時鐘使能、 加減控制和數(shù)據(jù)加載選擇。 這些控制信號來自LAB局部互連的數(shù)據(jù)輸入、 進位輸入信號和可編程寄存器的輸出反饋信號。 兩個三輸入LUT的作用是： 一個產生計數(shù)數(shù)據(jù)， 另一個產生快速進位位。 二選一多路選擇器可以提供同步加載數(shù)據(jù)， 也可以不用LUT資源， 而借助于寄存器的清除和置位控制信號異步加載數(shù)據(jù)。 可清除計數(shù)模式 可清除計數(shù)器模式類似于加減計數(shù)器模式， 但它支持同步清除而不是加減控制， 即用清除信號取代加減計數(shù)模式的級聯(lián)輸入信號。 可清除計數(shù)模式的兩個三輸入LUT的作用是： 一個產生計數(shù)數(shù)據(jù)， 另一個產生快速進位位。 二選一多路選擇

34、器可以提供同步加載數(shù)據(jù)。 多路選擇器的輸出與同步清除信號進行邏輯與。 內部三態(tài)仿真 內部三態(tài)仿真為沒有物理三態(tài)的總線提供內部三態(tài)。 在物理三態(tài)總線中， 三態(tài)緩沖器的輸出使能信號（OE）選擇驅動總線的信號。 如果多個OE信號有效， 總線上的信號就會發(fā)生沖突， 相反， 如果沒有信號有效， 總線就會懸浮。 內部模擬三態(tài)總線將有競爭的三態(tài)緩沖器置低而將懸浮的三態(tài)總線置高， 從而消除了這些問題。 Altera公司的軟件自動地用多路選擇器實現(xiàn)三態(tài)總線功能。 清除置位邏輯控制 可編程寄存器邏輯的清除與預置功能由輸入到LE的data3、 LABCTRL1、 LABCTRL2控制。 LE的清除和置位控制異步加載

35、信號到寄存器中。 可用LABCTRL1或LABCTRL2控制異步清除， 或者寄存器置位以便LABCTRL1實現(xiàn)異步加載， 加載的數(shù)據(jù)被驅動到data3。 當LABCTRL1確定時， data3被加載到寄存器。 MAX+PLUS和Quartus編譯器在編譯時自動選擇最好的控制信號實現(xiàn)清除置位功能。 因為清除和置位信號是低電平有效， 所以編譯器自動地將未用的清除和預置信號置高。 圖 2.11 FLEX10K器件LE的清除與置位邏輯控制模式 圖 2.11 FLEX10K器件LE的清除與置位邏輯控制模式 圖 2.11 FLEX10K器件LE的清除與置位邏輯控制模式 在設計時， 可以選擇異步清除、 異步

36、置位、 異步清除與置位、 帶有清除的異步加載、 帶有置位的異步加載、 無清除或置位的異步加載等六種模式來實現(xiàn)邏輯的異步清除與置位。 這六種模式如圖2.11所示。 除了以上六種清除與置位模式外， FLEX10K器件還提供了一個芯片級復位引腳， 它能使器件內的所有寄存器復位， 這一特性的使用可在設計輸入時建立。 在任一種清除與置位模式中， 芯片級復位信號優(yōu)先于其它信號， 當芯片級復位信號起作用時， 帶有異步置位信號的寄存器被置位， 因而可用復位信號實現(xiàn)異步置位。 4） 快速通道互連（FastTrack） 在FLEX10K器件中， FastTrack互連提供LE與器件I/O引腳之間的互連。 Fast

37、Track是遍布整個器件長、 寬的一系列水平和垂直的連續(xù)式布線通道。 這種全局布線結構， 即使對于復雜的設計也可預測其性能。 相反， FPGA中的分段式互連結構需要用一些開關矩陣把數(shù)目不同的若干條線段連接起來， 這就增加了邏輯資源間的延時， 從而使性能下降。 FastTrack由貫穿整個器件的行互連和列互連組成。 每條行互連承載進出這一行中LAB的信號。 行互連可以驅動I/O引腳或饋送到器件中的其它LAB。 列互連分布于兩列之間， 也能驅動I/O引腳。 每個行通道可由LE輸出或三個列通道之一饋送信號。 這四個信號通過雙四選一多路選擇器與兩個特定的行通道連接。 連接到每個LE的多路選擇器允許列通

38、道驅動行通道， 甚至一個LAB中的所有八個LE都可以驅動行互連。 每個LAB列由一個專用列互連承載。 列互連可驅動I/O引腳， 或饋送到行互連以把信號送到其它LAB。 來自列互連的信號， 可能是LE的輸出， 也可能是I/O引腳的輸入。 在將列互連信號送到另一LAB或EAB之前， 必須先將其傳送到行互連。 由IOE或EAB驅動的每一個行通道信號都可驅動一個特定的列通道。 相鄰LAB中的一對LE可以通過行、 列通道來連通。 例如， 在一個LAB中的LE可以驅動通常由同一行相鄰的LAB中的一個特定的LE所驅動的行通道和列通道， 反之亦然。 這種靈活的布線方式使得布線資源得到更有效的利用， 如圖2.1

39、2所示。 圖 2.12 LAB連接到行互連與列互連 圖 2.13 FLEX10K器件的互連資源 為了提高布通率， 行互連包括全長和半長通道。 全長通道連接一行中所有的LAB， 而半長通道僅連接一行中一半的LAB。 EAB可以由一行中的左半長通道驅動， 也可以由全長通道驅動， EAB輸出驅動到全長通道。 除此以外， 這種結構提供了一個可預測的、 行寬（Row Wide）互連， 進而也增加了布線資源。 兩個相鄰的LAB能夠用一個半行通道連接， 因此， 該行的另一半行通道能夠用作其它半行連接。 除通用I/O引腳外， FLEX10K器件還有六個專用輸入引腳。 這些專用輸入信號遍布整個器件且偏移小， 可

40、用作全局時鐘、 清除、 置位、 外部輸出使能和時鐘使能的控制信號； 同時還可用作器件內所有LAB和IOE的控制信號； 由于它們可以饋送到器件中每個LAB的局部互連， 因而也可作為通用數(shù)據(jù)輸入， 但用專用輸入引腳作數(shù)據(jù)輸入會引入附加的延時到控制信號網(wǎng)絡。 圖2.13表明了由行、 列、 局部互連、 進位鏈及級聯(lián)鏈實現(xiàn)的相鄰LAB、 EAB之間的互連關系。 每個LAB的標識由它們在器件中的位置確定： 字母表示行， 數(shù)字表示列。 例如， LAB B3在第B行第三列。 5） I/O單元（IOE） I/O單元由一個雙向緩沖器和一個寄存器組成。 寄存器既可用作需要快速建立時間的外部數(shù)據(jù)輸入， 也可作為要求快

41、速“時鐘輸出”性能的數(shù)據(jù)輸出。 在某些情況下， 用LE寄存器作為輸入寄存器比IOE寄存器在建立時間方面更快。 IOE引腳都可配置為輸入、 輸出或雙向引腳。 對雙向寄存器I/O的實現(xiàn)， 輸出寄存器應該在IOE內部， 數(shù)據(jù)輸入輸出使能寄存器應該是連接雙向引腳的LE寄存器。 使用編譯器的可編程反向選項， 在需要時可以自動地將來自行、 列互連的信號反相。 圖2.14表明了雙向I/O寄存器。 圖 2.14 FLEX10K器件的I/O單元 每個IOE的時鐘、 清除、 時鐘使能和輸出使能控制， 由稱作外部可控制總線的I/O控制信號網(wǎng)絡提供。 外部控制總線使用高速驅動器， 以使信號的失真最小。 外部控制總線包

42、含12個外部控制信號， 可以配置成： 八個輸出使能， 六個時鐘使能， 兩個時鐘， 兩個清除信號。 如果需要多于六個時鐘使能信號和八個輸出使能信號， 則可由一個特定的LE驅動時鐘使能信號或輸出使能信號來實現(xiàn)對器件中每個IOE的控制。 另外， 外部控制總線中還有兩個時鐘信號， 每個IOE可以任選這兩個專用時鐘之一。 每個外部控制信號可由任意一個專用輸入引腳驅動， 也可以由一個特定行中的第一個LE驅動。 此外， 不同行中的LE可以驅動列互連， 以使行互連直接驅動外部控制信號。 芯片級全局復位信號可以復位器件內所有IOE中的寄存器，它優(yōu)先于其它控制信號。 外部控制總線信號還能驅動四個全局信號。 內部產

43、生的信號也能夠驅動全局信號， 它同樣具有低失真、 低延時的特性。 這個特性對于內部產生多扇出的清除和時鐘信號是最為理想的。 當一個全局信號由內部邏輯驅動時， 相應的專用輸入引腳不能使用， 它將被連接到一個確知的邏輯狀態(tài)（如GND）而不能懸空。 器件內的全局使能信號低電平有效， 它用于對器件引腳進行三態(tài)控制。 這個選項可以在Global Project Device Options中設置。 另外IOE中的寄存器可以由器件級全局復位引腳信號低電平復位。 行到IOE的連接 當IOE作為輸入信號時， 它可以驅動兩個獨立的行通道。 當IOE作為輸出時， 其輸出信號由一個對行信號進行選擇的多路選擇器驅動。

44、 多達八個的IOE連接到每個行通道的邊上， 如圖2.15（a）所示。 圖 2.15 行和列到IOE的連接 列到IOE的連接 當IOE作為輸入信號時， 它可以驅動兩個獨立的列通道。 當IOE作為輸出時， 其輸出信號由一個對列信號進行選擇的多路選擇器驅動。 兩個IOE分別連接到列通道的兩邊。 每個IOE能夠由列通道通過多路選擇器驅動。 每個IOE能夠連通的列通道不同， 如圖2.15（b）所示。 FLEX10KE是采用2.5 V SRAM工藝的FPGA， 從3萬門到25萬門， 主要有10K30E、 10K50E、 10K100E并帶嵌入式存儲塊（EAB）。 FLEX10K（5 V）、 FLEX10K

45、A（3.3 V）是較早期的型號。 2.2.2 ACEX1K系列 ACEX1K器件的特點是將查找表（LUT）和EAB相結合， 提供了效率最高而又廉價的結構。 基于LUT的邏輯對數(shù)據(jù)路徑管理、 寄存器強度、 數(shù)學計算或數(shù)字信號處理（DSP）的設計提供優(yōu)化的性能和效率， 而EAB可實現(xiàn)RAM、 ROM、 雙口RAM或FIFO功能。 這使得ACEX1K適合于復雜邏輯及存儲器功能， 如數(shù)字信號處理、 寬域數(shù)據(jù)路徑管理、 數(shù)據(jù)變換和微處理器等各種高性能通信應用。 基于可重構CMOS SRAM單元， ACEX1K結構具有實現(xiàn)一般門陣列宏功能需要的所有特征， 相應的多引腳數(shù)提供與系統(tǒng)元器件的有效接口。 先進的

46、處理功能和2.5 V低電壓要求，使得ACEX1K器件滿足廉價、 高容量的應用需要， 如DSL調制解調器及低價的交換機。 每個ACEX1K器件包含一個實現(xiàn)存儲器及特殊邏輯功能的增強型嵌入式陣列和一個實現(xiàn)一般邏輯的邏輯陣列。 嵌入式陣列由一系列EAB組成， 每個EAB提供4096位。 邏輯陣列由邏輯陣列塊（LAB）組成， 每個LAB包含八個LE和一個局部互連。 一個LE由一個四輸入LUT、 一個可編程觸發(fā)器和為了實現(xiàn)進位及級聯(lián)功能的專用信號路徑組成。 八個LE可以實現(xiàn)中規(guī)模的邏輯塊， 如八位計數(shù)器、 地址譯碼器或狀態(tài)機， 或跨LAB進行組合以建立更大的邏輯塊。 每個LAB代表大約96個可用邏輯門。

47、 表2.3列出了ACEX1K器件的性能。 表2.3 ACEX1K器件性能 特 性 EPlKl0 EPlK30 EPlK50 EPlKl00 最大器件門數(shù) 56 000 119 000 199 000 257 000 典型可用門 10 000 30 000 50 000 100 000 邏輯單元(LE) 576 1 728 2 880 4 992 EAB數(shù) 3 6 10 12 總RAM位 12 288 24 576 40 960 49 152 最大用戶工O引腳 136 171 249 333 ACEX1K是2000年推出的2.5 V低價格SRAM工藝PLD（FPGA）， 其結構與FLEX10KE

48、非常類似（結構和功能可參看FLEX10K系列器件）， 帶嵌入式存儲塊（EAB）， 部分型號帶PLL。 在邏輯單元（LE）數(shù)量與EAB數(shù)量方面， ACEX1K的EP1K30、 EP1K50、 EP1K100器件分別和FLEX10KE的EPF10K30E、 EPF10K50E、 EPF10K100E器件對應相等， 且每個嵌入式存儲塊（EAB）的容量均為4 kb。 2.2.3 FLEX8000系列 1. 特點 FLEX8000系列適合于需要大量寄存器和I/O引腳的應用系統(tǒng)。 該系列器件的集成度范圍為250016000可用門， 具有2821500個寄存器以及78208個用戶I/O引腳。 FLEX800

49、0能夠通過外部配置EPROM或智能控制器進行在線配置， 并提供了多電壓I/O接口， 允許器件橋接在以不同電壓工作的系統(tǒng)中。 這些特點及其高性能、 可預測速度的互連方式， 使它們像基于乘積項結構的器件一樣易于使用。 此外， FLEX8000以SRAM為基礎， 使其維持狀態(tài)的功耗很低， 并且可進行在線重新配置。 上述特點使FLEX8000非常適合于PC機上的插卡、 由電池供電的儀器以及多功能的電信卡之類的應用。 2. 概述 Altera的FLEX系列結合了FPGA和CPLD的優(yōu)點。 FLEX8000器件系列是一種理想的結合， 既具有FPGA的精細結構和大量的寄存器特征， 又具有CPLD的快速、 可

50、預知的連線延時優(yōu)點。 該系列通過四輸入查找表（LUT）和可編程的寄存器實現(xiàn)各種邏輯功能。 其快速、 連續(xù)網(wǎng)絡式的布線資源使之具有優(yōu)良的性能。 FLEX8000器件提供大量的存儲單元， 可滿足各種應用， 如數(shù)字信號處理、 數(shù)據(jù)路徑管理、 數(shù)據(jù)變換的需要。 在總線接口、 TTL集成、 協(xié)處理器功能、 高速控制器等應用中， 該系列也是優(yōu)選器件。 由于有大量引腳， 因而可以將多個32位總線集成在一個器件內。 表2.4列出了FLEX8000系列器件的性能對照。 表2.4 FLEX8000系列器件性能對照表 特 性 EPF8282AEPF8282AVEPF8452AEPF8636AEPF8820AEPF8

51、1188AEPF81500A器件可用門 2 500 4 000 6 000 8 000 12 000 16 000 觸發(fā)器數(shù) 282 452 636 820 1188 1 500邏輯陣列塊 (LAB) 26 42 63 84 126 162 邏輯單元 (1E) 208 336 504 672 1 008 l 296 最大用戶 工O引腳 78 120 136 152 184 208 各種封裝的FLEX8000器件都有四個專用輸入作為具有多扇出的同步控制信號。 每個I/O引腳都有一個與之聯(lián)系的、 位于器件四周的寄存器。 作為輸出引腳， 這些寄存器具有非常短的時鐘到輸出時間； 作為輸入引腳， 這些寄

52、存器提供快速的建立時間。 FLEX8000中的邏輯功能和互連關系是由CMOS SRAM單元配置的。 系統(tǒng)加電時通過存儲在EPROM、 Altera串行配置芯片或由系統(tǒng)控制器對FLEX8000器件進行配置。 Altera提供EPC1、 EPC1213、 EPC1064和EPC1441等配置芯片， 通過串行數(shù)據(jù)流配置FLEX8000器件。 配置數(shù)據(jù)也可以存儲在工業(yè)標準的32K8或更大的EPROM中， 也可以從系統(tǒng)RAM下載。 FLEX8000器件配置以后， 通過復位（resetting）可進行在線重新配置， 裝入新數(shù)據(jù)。 由于重新配置所需時間少于100 ms， 系統(tǒng)工作過程中可以實時改變配置。 F

53、LEX8000器件系列由MAX+PLUS開發(fā)系統(tǒng)支持。 設計人員可以通過原理圖、 文本（包括Altera的硬件描述語言AHDL、 VHDL和Verilog HDL）與波形等設計輸入方式的任意組合建立FLEX8000的邏輯設計， 然后進行編譯、 綜合、 定時分析和器件編程。 MAX+PLUS為EDIF200和300、 LPM、 VHDL和Verilog HDL等另外的設計輸入提供網(wǎng)表接口， 并借助工業(yè)標準的EDA工具提供仿真支持。 3. 功能描述 FLEX8000器件的結構中引入了一種邏輯單元（LE）的大矩陣。 每個LE含有一個提供組合邏輯能力的四輸入查找表， 以及一個提供時序邏輯能力的可編程寄

54、存器。 精細結構的LE能有效地實現(xiàn)各種邏輯。 每八個LE組成一組， 構成一個邏輯陣列塊（LAB）。 每個FLEX8000 LAB都是一個獨立的結構， 具有共同的輸入、 互連與控制信號。 LAB的這種“粗粒度”結構有利于布線和實現(xiàn)器件的高性能。 圖2.16是FLEX8000結構的方框圖， LAB排列成行與列。 位于行和列兩端的輸入輸出單元（IOE）提供I/O引腳。 每個IOE有一個雙向緩沖器和一個既可作輸入寄存器也可作輸出寄存器的觸發(fā)器。 FLEX8000器件內部信號的互連是由快速通道（FastTrack）連線提供的， 這是貫通器件長、寬的快速連續(xù)通道。 圖 2.16 FLEX8000的結構 2

55、.2.4 FLEX6000系列 FLEX6000系列為大容量設計提供了一種低成本可編程的交織式門陣列。 該器件采用OptiFLEX結構， 是由邏輯單元（LE）組成的。 每個邏輯單元有一個四輸入查找表、 一個寄存器以及作為進位鏈和級聯(lián)鏈功能的專用通道， 每10個LE組成一個邏輯陣列塊（LAB）。 FLEX6000器件也有可重構的SRAM單元， 它能使設計人員在設計初期直到設計測試過程中可以靈活、 迅速地更改其設計。 該器件系列提供16002500個可用門、 13201960個LE以及117218個用戶I/O引腳。 此外， FLEX6000能夠實現(xiàn)在線重新配置并提供多電壓I/O接口操作。 2.3

56、MAX系列 2.3.1 MAX9000系列 1. 概述 MAX9000系列是基于Altera公司第三代MAX結構的在線可編程、 高密度和高性能的EPLD， 它采用先進的CMOS EEPROM技術制造。 MAX9000器件把基于第二代MAX結構的MAX7000的高效宏單元結構與FLEX的高性能、 延遲可預測的快速通道（FastTrack）互連結構結合在一起。 MAX9000系列提供600012 000個可用門， 引腳到引腳的延時為10 ns， 計數(shù)器速率可達144 MHz。 MAX9000器件系列特性如表2.5所示。 表2.5 MAX9000器件系列特性 特 性 EPM9320 EPM9320A

57、 EPM9400 EPM9480 EPM9560 EPM9560A 器件可用門 6 000 8 000 10 000 12 000 觸發(fā)器數(shù) 484 580 676 772 宏單元 320 400 480 560 邏輯陣列塊 (LAB) 20 25 30 35 最大用戶 工O引腳 168 159 175 216 MAX9000結構支持系統(tǒng)級邏輯函數(shù)的高密度集成。 它容易將多種可編程邏輯器件集成， 其范圍從PAL、 GAL一直到現(xiàn)場可編程門陣列（FPGA）和可擦除可編程邏輯器件（EPLD）。 所有MAX9000的封裝都提供四個專用的、 具有多扇出能力的全局控制信號引腳。 每一個I/O引腳有一個與

58、其聯(lián)系的、 位于器件周邊的具有時鐘使能控制的I/O單元寄存器： 作為輸出時， 這些寄存器具有非常短的時鐘到輸出時間； 作為輸入時， 它們提供快速的建立時間。 MAX9000 EPLD提供5 V條件下的在線可編程特性。 這個特性允許器件在設計開發(fā)和調試階段， 快速而有效地在PCB板上編程和重新編程。 器件保證可編程和可擦除達100次。 MAX9000包含320560個宏單元， 每16個宏單元組成一個稱為邏輯陣列塊（LAB）的小組。 每個宏單元有一個可編程的與陣和固定的或陣， 以及一個具有獨立可編程時鐘、 時鐘使能、 復位和置位功能的寄存器。 為了增加靈活性， 每個宏單元提供雙輸出結構， 允許寄存

59、器和乘積項獨立使用。 這個特性可以有效地實現(xiàn)寄存器和組合邏輯都較復雜的設計。 MAX9000宏單元的雙輸出結構也改善了邏輯的利用率， 從而增加了MAX9000器件的有效容量。 為了構成復雜的邏輯函數(shù)， 每個宏單元可以使用共享擴展乘積項和高速并聯(lián)擴展乘積項， 它們向每個宏單元提供多達32個乘積項。 MAX9000系列提供可編程的速度/功率優(yōu)化。 在設計中， 影響工作速度的關鍵部分工作在高速/全功率狀態(tài)， 而其余部分工作在低速/低功率狀態(tài)。 這個速度/功率優(yōu)化的特性使得設計人員可以配置一個或多個宏單元工作在50%或更低的功率下， 而且僅增加一個額定的短延時。 MAX9000器件也提供減緩輸出緩存器

60、的電壓擺率選擇項， 以降低不苛求速度的信號在動作瞬間產生的噪聲。 MAX9000支持多電壓特性， 在混合電壓系統(tǒng)中， 允許輸出驅動器工作在3.3 V和5.0 V。 MAX9000系列由MAX+PLUS開發(fā)系統(tǒng)支持。 設計人員可以通過原理圖、 文本（包括Altera的硬件描述語言AHDL、 VHDL和Verilog HDL）與波形等設計輸入方式的任意組合建立MAX9000的邏輯設計， 然后進行編譯、 邏輯綜合、 定時分析和器件編程。 MAX+PLUS為EDIF200和300、 LPM等另外的設計輸入提供網(wǎng)表接口， 并借助工業(yè)標準的EDA工具提供仿真支持。 2. 功能描述 MAX9000器件采用第