(完整版)24G射頻低噪聲放大器畢業(yè)設(shè)計(jì)論文

1、優(yōu)秀論文未經(jīng)允許審核通過_rJ切勿外傳摘要近年來，以電池作為電源的電子產(chǎn)品得到廣泛使用，迫切要求采用低電壓的模擬電路來降低功耗，所以低電壓、低功耗模擬電路設(shè)計(jì)技術(shù)正成為研究的熱點(diǎn)。本文主要討論電感負(fù)反饋cascode-CMOS-LNA（共源共柵低噪聲放大器）的噪聲優(yōu)化技術(shù)，同時(shí)也分析了噪聲和輸入同時(shí)匹配的SNIM技術(shù)。以噪聲參數(shù)方程為基礎(chǔ)，列出了簡(jiǎn)單易懂的設(shè)計(jì)原理。為了實(shí)現(xiàn)低電壓、低噪聲、高線性度的設(shè)計(jì)指標(biāo)，在本文中使用了三種設(shè)計(jì)技術(shù)。第一，本文以大量的篇幅推導(dǎo)出了一個(gè)理想化的噪聲結(jié)論，并使用Matlab分析了基于功耗限制的噪聲系數(shù)，取得最優(yōu)化的晶體管尺寸。第二，為了實(shí)現(xiàn)低電壓設(shè)計(jì)，引用了一個(gè)

2、折疊式的共源共柵結(jié)構(gòu)低噪聲放大器。第三，通過線性度的理論分析并結(jié)合實(shí)驗(yàn)仿真的方法，得出了設(shè)計(jì)一個(gè)高線性度的最后方案。另外，為了改善射頻集成電路的器件參數(shù)選擇的靈活性，在第四章中使用了一種差分結(jié)構(gòu)。所設(shè)計(jì)的電路用CHARTER公司0.25CMOS工藝技術(shù)實(shí)現(xiàn)，并使用Cadence的spectreRF工具進(jìn)行仿真分析。本文使用的差分電路結(jié)構(gòu)只進(jìn)行了電路級(jí)的仿真，而折疊式的共源共柵電路進(jìn)行了電路級(jí)的仿真、版圖設(shè)計(jì)、版圖參數(shù)提取、電路版圖一致性檢查和后模擬，完成了整個(gè)低噪聲放大器的設(shè)計(jì)流程。折疊式低噪聲放大器的仿真結(jié)果為：噪聲系數(shù)NF為130dB,反射參數(shù)S11、S12、S22分別為-2173dB、-

3、3062dB、-2345dB,正向增益S21為1427dB,1dB壓縮點(diǎn)為-12.8dBm,三階交調(diào)點(diǎn)IIP3為058dBm。整個(gè)電路工作在1V電源下，消耗的電流為8.19mA，總的功耗為819mW。所有仿真的技術(shù)指標(biāo)達(dá)到設(shè)計(jì)要求。關(guān)鍵字：低噪聲放大器；噪聲系數(shù)；低電壓、低功耗；共源共柵；噪聲匹配ABSTRACTInrecentyears,electronicswithbatterysupplyarewidelyused,whichcriesforadoptinglowvoltageanalogcircuitstoreducepowerconsumption,solowvoltage,lowp

4、oweranalogcircuitdesigntechniquesarebecomingresearchtechniquesforinductivelydegeneratedcascodeCMOSlow-noiseamplifiers(LNAs)withon-chipinductors.Anditreviewsandanalyzessimultaneousnoiseandinputmatchingtechniques(SNIM).Basedonthenoiseparameterequations,thispaperprovidesclearunderstandingofthedesignpri

5、nciple.Inordertoachievelow-voltage,lownoise,specifications,inthispaperbythreedesigntechnology.Firstly,usingMatlabtoolanalyzesnoisefigurebasedonpower-constrained,andobtaintheoptimumtransistorsize.Secondly,designafolded-cascode-typeLNAtoreducethepowersupper.Third,throughtheoreticalanalysisofLinearandc

6、ombinesimulationmethods,Iobtainafinaldesignofatheotherside,inordertoimprovetheradiofrequencyintegratedcircuitdeviceparametersofflexibility,thispaperpresentsadifferenceinthestructureinthefourthchapter.Theproposedcircuitdesignisrealizedusingcsm25RF025pmCMOStechnology,simulatedwithCadencespecterRF.Base

7、doncsm25RF025pmCMOStechnology,theresultingdifferentialLNAachieves1.32dBnoisefigure,-20.65dBS11,-24dBS22,-3027S12,14dBS21TheLNAs1-dBcompressionpointis-133dBm,andIIP3is-079dBm,withthecorecircuitconsuming81mAfroma1VpowersupplyKeywords：low-noiseamplifier(LNA)；noisefigure；lowvoltagelowpower；cascode；noise

8、matching目錄TOC o 1-5 h z第一章緒論1 HYPERLINK l bookmark12 11課題背景1 HYPERLINK l bookmark14 1.2研究現(xiàn)狀及存在的問題2 HYPERLINK l bookmark16 13本論文主要工作3 HYPERLINK l bookmark18 14論文內(nèi)容安排3第二章射頻電路噪聲理論和線性度分析4 HYPERLINK l bookmark20 21噪聲理論4 HYPERLINK l bookmark22 211噪聲的表示方法4 HYPERLINK l bookmark34 212本文研究的器件噪聲類型52121熱噪聲5 HYP

9、ERLINK l bookmark40 2122MOS噪聲模型6 HYPERLINK l bookmark44 213兩端口網(wǎng)絡(luò)噪聲理論7 HYPERLINK l bookmark58 214多級(jí)及聯(lián)網(wǎng)絡(luò)噪聲系數(shù)計(jì)算9 HYPERLINK l bookmark74 22MOSFET兩端口網(wǎng)絡(luò)噪聲參數(shù)的理論分析10 HYPERLINK l bookmark118 23降低噪聲系數(shù)的一般措施13 HYPERLINK l bookmark120 24MOSLNA線性度分析14 HYPERLINK l bookmark122 2411dB壓縮點(diǎn)14 HYPERLINK l bookmark140 24

10、2三階輸入交調(diào)點(diǎn)IIP316 HYPERLINK l bookmark166 243多級(jí)及聯(lián)網(wǎng)絡(luò)線性度表示方法（起最重要作用的線性級(jí)）17 HYPERLINK l bookmark199 25小結(jié)18第三章CMOS低噪聲放大器的設(shè)計(jì)理論推導(dǎo)20 HYPERLINK l bookmark201 31LNA設(shè)計(jì)指標(biāo)20 HYPERLINK l bookmark203 3.1.1噪聲系數(shù)20312增益20 HYPERLINK l bookmark207 3.1.3線性度20 HYPERLINK l bookmark209 3.1.4輸入輸出匹配21 HYPERLINK l bookmark211 3

11、.1.5輸入輸出隔離21 HYPERLINK l bookmark213 3.1.6電路功耗21 HYPERLINK l bookmark215 3.1.7穩(wěn)定性21 HYPERLINK l bookmark217 CMOSLNA拓?fù)浣Y(jié)構(gòu)分析21 HYPERLINK l bookmark219 3.2.1基本結(jié)構(gòu)及比較21 HYPERLINK l bookmark221 322源極去耦與噪聲、輸入同時(shí)匹配(SNIM)的設(shè)計(jì)22 HYPERLINK l bookmark277 323共源共柵電路結(jié)構(gòu)(cascode)27 HYPERLINK l bookmark279 324功率限制的單端分析一

12、獲得最佳化的寬長(zhǎng)比29 HYPERLINK l bookmark311 3.3其它改進(jìn)型電路比較31 HYPERLINK l bookmark315 3.4偏置電路的設(shè)計(jì)33 HYPERLINK l bookmark333 3.5CASCODE設(shè)計(jì)結(jié)論34第四章2.4GHZLNA電路設(shè)計(jì)35 HYPERLINK l bookmark337 41工藝庫的元器件35 HYPERLINK l bookmark339 差分CASCODE電路35 HYPERLINK l bookmark341 4.2.1差分電路的設(shè)計(jì)35 HYPERLINK l bookmark343 422差分電路的電路極仿真37

13、HYPERLINK l bookmark347 43單端cascode電路39 HYPERLINK l bookmark349 4.3.1單端電路的設(shè)計(jì)394A2端電路的電路級(jí)仿真42 HYPERLINK l bookmark361 433單端電路的版圖設(shè)計(jì)、提取及后模擬45 HYPERLINK l bookmark363 4.4電路級(jí)仿真和后模擬仿真總結(jié)48 HYPERLINK l bookmark365 45與其它電路的比較49 HYPERLINK l bookmark367 結(jié)束語50 HYPERLINK l bookmark369 致謝51 HYPERLINK l bookmark37

14、1 參考文獻(xiàn)52 HYPERLINK l bookmark373 附錄A二端口網(wǎng)絡(luò)的噪聲理論補(bǔ)充53 HYPERLINK l bookmark387 附錄BS參數(shù)與反射系數(shù)55 HYPERLINK l bookmark389 B.1雙端口網(wǎng)絡(luò)S參數(shù)55 HYPERLINK l bookmark421 B.2反射系數(shù)與S參數(shù)的關(guān)系56 HYPERLINK l bookmark433 B.3其它參數(shù)與S參數(shù)的關(guān)系57 HYPERLINK l bookmark451 附錄C電感源極負(fù)反饋共源電路噪聲推導(dǎo)58 HYPERLINK l bookmark519 附錄DMATLAB程序62第一章緒論課題背景

15、在最近的十多年來，迅猛發(fā)展的射頻無線通信技術(shù)被廣泛地應(yīng)用于當(dāng)今社會(huì)的各個(gè)領(lǐng)域中，如：高速語音來，第3代移動(dòng)通信(3G)、高速無線互聯(lián)網(wǎng)、Bluetooth以及利用MPEG標(biāo)準(zhǔn)實(shí)現(xiàn)無線視頻圖像傳輸?shù)男l(wèi)星電視服務(wù)等技術(shù)是日新月異，無線通訊技術(shù)得到了飛速發(fā)展，預(yù)計(jì)到2010年，無線通信用戶將達(dá)到10億人1，并超過有線通信用戶。這種潛在的市場(chǎng)造成了對(duì)射頻集成電路的巨大需求。原來的混合電路由于不能滿足低成本、低功耗和高集成度的要求，而必然要被集成度越來越高的集成電路所取代，并最終形成單片射頻收發(fā)機(jī)芯片。典型的射頻收發(fā)設(shè)備除了對(duì)功耗、速度、成品率等性能的要求外，還要考慮噪聲、線性范圍、增益等指標(biāo)。在硅CM

16、OS，BiCMOS、雙極工藝、GaAsMESFET，異質(zhì)結(jié)雙極晶體管(HBT),GeSi器件等眾多工藝中，雖然硅CMOS的高頻性能和噪聲性能不是最好的，但是由于它的工藝最為成熟、成本最低、功耗最小、應(yīng)用也最為廣泛，且隨著工藝水平的不斷提高，硅CMOS的頻率特性和噪聲特性正在逐漸得到了改善。重要的是，只有采用硅CMOS工藝才能最終實(shí)現(xiàn)單片集成。因此，CMOS射頻集成電路是未來的發(fā)展趨勢(shì)1。近幾十年來，世界各國(guó)的研究人員在CMOS射頻集成電路的設(shè)計(jì)和制作方面進(jìn)行了大量的研究和探索，使CMOS射頻集成電路的性能不斷得以改善。樂觀的估計(jì)，在最近幾年里，CMOS射頻集成電路將徹底改變無線通信的面貌。射頻

17、接收機(jī)通常有四種結(jié)構(gòu)：超外差結(jié)構(gòu)、直接變頻結(jié)構(gòu)、寬中頻變頻結(jié)構(gòu)、和低中頻變頻結(jié)構(gòu)。這四種結(jié)構(gòu)各有優(yōu)點(diǎn)和缺點(diǎn)，接收機(jī)的結(jié)構(gòu)由系統(tǒng)指標(biāo)決定，包括系統(tǒng)工作頻率、接收機(jī)動(dòng)態(tài)范圍、功耗和集成度等。圖1-1所示為超外差接收機(jī)的系統(tǒng)框圖。這是較為常用的射頻接收機(jī)結(jié)構(gòu)。一個(gè)完整的射頻收發(fā)系統(tǒng)包括RF前端和基帶處理部分，RF前端又稱作接收器，它決定著整個(gè)系統(tǒng)的基本性能指標(biāo)，如誤碼率、發(fā)射功率、信道的抗干擾能力等。而低噪聲放大器(LNA)是RF前端的最前端,它直接感應(yīng)天線接收到的微弱信號(hào)，并對(duì)其放大，然后傳遞給后級(jí)進(jìn)行處理，是整個(gè)接收通道最為關(guān)鍵的模塊之一。因此，本文主要研究2.4GHzLAN在功耗限制和低電壓條

18、件下獲得低噪聲、高線性度的方法。圖1-1超外差接收機(jī)的系統(tǒng)框圖2研究現(xiàn)狀及存在的問題近年來，射頻集成電路(RFIC)的應(yīng)用和研究得到了飛速的發(fā)展，CMOS射頻集成電路的研究更是成為該領(lǐng)域的研究熱點(diǎn)。低噪聲放大器是射頻接收機(jī)中的一個(gè)關(guān)鍵，它位于接收機(jī)系統(tǒng)的第一級(jí)，決定著接收機(jī)系統(tǒng)的整體噪聲系數(shù)。在CMOS射頻接收前端，低噪聲放大器大約占前端功耗的一半左右，由于低功耗和低噪聲是一對(duì)矛盾，在設(shè)計(jì)時(shí)需要權(quán)衡考慮3?，F(xiàn)在幾個(gè)應(yīng)用比較多的無線頻段有歐洲433MHz的ISM段，應(yīng)用于手機(jī)GSM的900MHz和18GHz，應(yīng)用于藍(lán)牙(Bluetooth)的2.4GHz,以及應(yīng)用于WLNA的2.4GHz和5GH

19、z，這些頻率都可以用目前的CMOS工藝來實(shí)現(xiàn)，目前已有相應(yīng)的少量產(chǎn)品問世。由于CMOS射頻集成電路是一門比較新的研究領(lǐng)域，國(guó)外也是剛剛起步，這對(duì)國(guó)內(nèi)的集成電路行業(yè)是一個(gè)很好的發(fā)展契機(jī)。但是，目前仍然有許多問題需要研究和解決，尤其是射頻MOS管的建模問題以及高性能電感的實(shí)現(xiàn)。一方面是MOS管、片上電感、電容、襯底的寄生參數(shù)的提取問題，另一方面是這些參數(shù)隨偏置條件和特征尺寸的縮小而變化的問題。對(duì)這些問題的研究和解決，將極大地降低射頻集成電路的設(shè)計(jì)難度。電感和電容是射頻集成電路中必不可少的部分，雖然它們已經(jīng)可以在片上集成，但是目前它們和片外的分立電容、電感相比還有很大的差距，還不能完全滿足射頻電路的

20、需要。CMOS射頻集成電路面臨的主要問題就是無法得到高品質(zhì)因數(shù)(Q)的無源器件。片上電感Q值與電感面積成比例關(guān)系，在面積受限的情況下，大幅提高Q值尚有一定的困難1,2,4。在電路實(shí)現(xiàn)方面，一方面需要完善和提高各個(gè)模塊的性能，另一方面，需要研究將整個(gè)前端整合到一個(gè)芯片上時(shí)各個(gè)模塊之間的協(xié)同考慮和襯底的串?dāng)_問題。另外，還需要考慮功耗和可測(cè)試性的問題存在。隨著特征尺寸的不斷縮小，MOS晶體管的截止頻率得到了提高，從而可以較為容易地實(shí)現(xiàn)較高工作頻率的射頻集成電路和提高、改善LNA電路中的各種指標(biāo)。然而，特征尺寸的縮小卻會(huì)帶來其他方面的問題，例如隨著柵長(zhǎng)的縮小，溝道的電場(chǎng)場(chǎng)強(qiáng)增強(qiáng)，漏端電流噪聲增大等等1

21、,2。這些問題都必須認(rèn)真考慮。本論文主要工作在射頻低噪聲放大器的設(shè)計(jì)中，各指標(biāo)存在一定的相互制約性。為了獲得較好的性能指標(biāo)，一般采用提高電路中各元器件的靜態(tài)工作點(diǎn)，以犧牲功耗來實(shí)現(xiàn)高性能。本文研究的2.4GHzLNA電路可以應(yīng)用于無線局域網(wǎng)(WLNA)和藍(lán)牙技術(shù)。在本文中，完成了MOS晶體管的噪聲分析，實(shí)現(xiàn)了噪聲、輸入同時(shí)匹配的理論研究和電路的實(shí)現(xiàn)。著重于研究LNA電路的噪聲理論，也比較了多種降低噪聲和提高線性度的電路結(jié)構(gòu)。為了減小漏電流三階頻率項(xiàng)，提出消除三階項(xiàng)的偏置電路等等。電路中的各個(gè)指標(biāo)都是相互制約的，一個(gè)指標(biāo)得到提高，其它指標(biāo)都會(huì)有所減小。在本文中，主要是完成低電壓低功耗條件下的低噪

22、聲研究，其次再研究實(shí)現(xiàn)高線性度的方法。論文內(nèi)容安排本論文的內(nèi)容安排如下：第一章緒論是對(duì)本課題研究的項(xiàng)目分析。第二章列出射頻電路噪聲理論和線性度分析。作為接收通道的射頻前端，低噪聲放人器的噪聲性能決定著整個(gè)通路的噪聲特性，進(jìn)而決定了接收機(jī)的靈敏度。低噪聲放大器的噪聲性能還對(duì)接收機(jī)的動(dòng)態(tài)工作范圍起著重要的影響，可見，噪聲性能優(yōu)化是低噪聲放大器設(shè)計(jì)的關(guān)鍵。這一章中，介紹了噪聲的一般計(jì)算方法，推導(dǎo)出MOSFET二端口網(wǎng)絡(luò)的噪聲表達(dá)式，得出減小噪聲的一般方法，說明了最簡(jiǎn)單的噪聲匹配理論。在這一章節(jié)中，也說明了LNA的線性度計(jì)算方法。第三章首先介紹了LNA的設(shè)計(jì)指標(biāo)。在原有的設(shè)計(jì)技術(shù)上，進(jìn)一步推導(dǎo)出了噪聲

23、、輸入同時(shí)匹配的設(shè)計(jì)技術(shù)，進(jìn)而推導(dǎo)出本文的LNA設(shè)計(jì)理念。在低噪聲放大器的設(shè)計(jì)中，噪聲的設(shè)計(jì)最為重要，而晶體管的寬長(zhǎng)比(WL)是決定電路噪聲系數(shù)的最要因數(shù)，而靜態(tài)工作點(diǎn)則主要影響到電路的功耗。在LNA拓?fù)浣Y(jié)構(gòu)的分析中，得出了一系列的設(shè)計(jì)方程，使用Matlab工具，則可以從仿真圖中得出了最佳的寬長(zhǎng)比(WL)。本章中也簡(jiǎn)單說明了一種恒跨導(dǎo)的偏置電路設(shè)計(jì)。第四章，利用前面三章介紹的設(shè)計(jì)方法設(shè)計(jì)出了兩個(gè)電路，一個(gè)是差分電路，一個(gè)是單端電路，并對(duì)這兩個(gè)電路進(jìn)行了比較。其中，在單端電路中進(jìn)行了高線性度的設(shè)計(jì)，并通過了電路級(jí)仿真、版圖設(shè)計(jì)、版圖提取、版圖電路一致性檢查和后模擬。第二章射頻電路噪聲理論和線性度

24、分析評(píng)價(jià)一個(gè)射頻系統(tǒng)的性能優(yōu)劣時(shí)，兩個(gè)很重要的指標(biāo)是噪聲系數(shù)和非線性失真。在本章中，將會(huì)以大量的篇幅來論述經(jīng)典的噪聲理論基礎(chǔ)。噪聲理論低噪聲放大器位于接收通道的第一級(jí)，它的噪聲特性將大大影響整個(gè)系統(tǒng)的噪聲特性。噪聲是低噪聲放大器設(shè)計(jì)中的主要考慮因素，這也是低噪聲放大器一詞的由來。另外，從總體上來說，CMOS器件的噪聲特性比雙極型器件(Bipolar)或GaAs器件的噪聲特性差，因此，對(duì)于CMOS低噪聲放大器的設(shè)計(jì)，噪聲性能的優(yōu)化更是設(shè)計(jì)的重點(diǎn)和難點(diǎn)。為了進(jìn)一步優(yōu)化低噪聲放大器的噪聲系數(shù)，有必要深刻理解各元件的噪聲產(chǎn)生機(jī)理，并精確的模擬電路中各元件產(chǎn)生的噪聲，估計(jì)系統(tǒng)的輸出端噪聲，這對(duì)電路的設(shè)計(jì)

25、也是十分重要的。目前，隨著先進(jìn)的亞微米CMOS工藝應(yīng)用于射頻芯片設(shè)計(jì)，MOSFET的高頻噪聲模型顯的更為重要，對(duì)亞微米MOSFET的高頻噪聲進(jìn)行建模也是近年來的一個(gè)研究熱點(diǎn)，因此本文對(duì)RFIC中MOS管的高頻噪聲模型的并結(jié)合本文所采用的工藝進(jìn)行分析總結(jié)。本章的第一節(jié)介紹噪聲的基礎(chǔ)理論；第二節(jié)則重點(diǎn)討論MOSFET的高頻噪聲。第三章主要論述線性度的基本理論。2.1.1噪聲的表示方法噪聲是一種隨機(jī)變量，它來源于射頻系統(tǒng)中的各元器件。對(duì)于隨機(jī)過程，不可能用某一確定的時(shí)間函數(shù)來描述。但是，它卻遵循某一確定的統(tǒng)計(jì)規(guī)律，可以利用其木身的概率分布特點(diǎn)來充分地描述它的特性。一般采用噪聲電壓或噪聲電流的平均值、

26、方差、功率普密度來描述。有噪系統(tǒng)的噪聲性能可用噪聲系數(shù)的大小來衡量。噪聲系數(shù)定義為系統(tǒng)輸入信噪功率比與輸出信噪功率比的比值：(2.1)F_輸入端的信噪比_（SNR）_P-N輸出端的信噪比_（SNR）_PNooo噪聲系數(shù)常用分貝數(shù)表示：（2.2）可以看出，噪聲系數(shù)表征了信號(hào)通過系統(tǒng)后，系統(tǒng)內(nèi)部噪聲造成信噪比惡化的程度。如果系統(tǒng)是無噪的，不管系統(tǒng)的增益多大，輸入的信號(hào)的噪聲都同樣被放大，而沒有添加任何噪聲，因此輸入輸出的信噪比相等，相應(yīng)的噪聲系數(shù)為1。有噪系統(tǒng)的噪聲系數(shù)均大于1。本文研究的器件噪聲類型在射頻集成電路的設(shè)計(jì)中使用到的電子器件有電阻、電感、電容、晶體管（包括雙極型晶體管和場(chǎng)效應(yīng)晶體管）

27、等。在這些電子器件中存在的噪聲,按照噪聲的來源可以分為：熱噪聲、散射噪聲（shotnoise）、閃爍噪聲、散彈噪聲（popcornnoise）等。在本論文研究的范圍內(nèi)主要是考慮電阻的熱噪聲和MOS管的漏端溝道噪聲和柵極耦合噪聲。熱噪聲R（有噪）R（無噪）I2nR（無噪）圖2-1電阻的熱噪聲及其等效電路熱噪聲是導(dǎo)體中電荷載流子（電子、空穴）無序熱運(yùn)動(dòng)所產(chǎn)生的噪聲。由于幾乎沒有絕對(duì)零度的環(huán)境,因而導(dǎo)體中的熱噪聲無法避免。這種噪聲最早是Johnson于1928年由實(shí)驗(yàn)觀察得到,其后Nyquist又從理論角度進(jìn)行了定量的分析。計(jì)算一個(gè)有噪電阻在頻帶寬度為B的線性網(wǎng)絡(luò)內(nèi)的噪聲時(shí),可以看作是阻值為R的理想

28、無噪電阻與一有噪聲電流源并聯(lián),或阻值為R的理想無噪電阻與一個(gè)噪聲電壓源串聯(lián),如圖2-1所示。根據(jù)Nyquist的定義,噪聲均方電壓或電流的表達(dá)式為2：(2.3)式中k為波爾茲曼常數(shù),，T為絕對(duì)溫度，室溫下為290K,B為帶寬。當(dāng)負(fù)載與信號(hào)源內(nèi)阻匹配時(shí)，負(fù)載能夠得到噪聲的最大輸出功率。若把電阻R的熱噪聲作為噪聲源，則當(dāng)此噪聲源的負(fù)載與它匹配時(shí)，它所能輸出的最大噪聲功率，或者它的額定功率為：由式(2.5)可知，它與電阻本身的大小無關(guān)，僅與溫度和系統(tǒng)帶寬有關(guān)。在集成電路的設(shè)計(jì)中，各種元器件不可避免的都存在一定的阻抗，因此熱噪聲是最為普遍存在的一種噪聲。MOS噪聲模型圖2-2MOS管的簡(jiǎn)化噪聲模型晶體

29、管實(shí)際上是一個(gè)可控的電阻。尤其是MOSFET,在強(qiáng)反型區(qū)，表面溝道就是一個(gè)電阻，且溝道電流主要是由偏移電流構(gòu)成。因而可以推斷，MOSFET的噪聲主要是由溝道電組的熱噪聲形成。由于柵電容的存在,溝道電阻的分布特性會(huì)將沿溝道方向局部產(chǎn)生的熱噪聲通過局部柵電容耦合到柵極上去。盡管產(chǎn)生熱噪聲的源只有溝道電阻，但其分布特性和與柵電容的耦合，使得用少數(shù)幾個(gè)集總元件在MOS模型中表征噪聲特性不那么容易。VanderZiel考慮了溝道的分布特性提出了兩個(gè)噪聲源來表征的模型1。一個(gè)是接在漏源之間的電流源，記為(下標(biāo)d指漏極)；另一個(gè)是接在柵源之間的電流源，記為。其等效電路如圖2-2所示。漏端噪聲電流的值為其中，

30、是時(shí)的共源輸出電導(dǎo)，Y為工藝參數(shù)，長(zhǎng)溝道器件Y23,對(duì)于短溝器件y在23之間。柵噪聲電流的均方值為：(2.7)式中d為柵噪聲系數(shù)，約為43。由式(27)、(28)可以知道，柵噪聲電流與晶體管的柵源電容和工作頻率都是二次方成正比關(guān)系。柵噪聲電流是通過柵源電容Cgs產(chǎn)生的一種非準(zhǔn)靜態(tài)效應(yīng)引入得柵噪聲，所以式(27)與式(26)具有一定的相關(guān)性，通常用相關(guān)系數(shù)“c”來表示。在有關(guān)MOS噪聲的討論中，只需考慮溝道熱噪聲和柵漏之間的耦合噪聲。在研究MOS管的噪聲時(shí)，可以忽略其它噪聲的影響。實(shí)際上，MOS晶體管的柵寄生電阻的熱噪聲、襯底寄生阻抗引入的熱噪聲以及溝道熱噪聲通過背柵調(diào)劑而引入的襯底噪聲，都是不

31、可忽略的，它們對(duì)放大器的噪聲性能具有很大的影響。圖2-3為考慮柵阻噪聲和襯底噪聲的MOS管噪聲模型。(2. )GbsSG圖2-3考慮柵熱噪聲和襯底噪聲的MOS噪聲模型12.1.3兩端口網(wǎng)絡(luò)噪聲理論對(duì)于一個(gè)含有噪聲的二端口網(wǎng)絡(luò)，將噪聲用一個(gè)和信號(hào)源串聯(lián)的噪聲電壓源和一個(gè)并聯(lián)的噪聲電流源表示，從而將該網(wǎng)絡(luò)看作無噪聲網(wǎng)絡(luò)。二端口網(wǎng)絡(luò)由一個(gè)導(dǎo)納為及等效的并聯(lián)噪聲電流源構(gòu)成的噪聲源驅(qū)動(dòng)。見圖2-4所示1,2。s(a)Yrsinvdn,含有噪聲的二端口網(wǎng)絡(luò)(b)圖2-4有噪兩端口網(wǎng)絡(luò)和它的等效表示形式合理假設(shè)噪聲源和二端口網(wǎng)絡(luò)的噪聲功率不相關(guān)，可知噪聲系數(shù)的表達(dá)式為（推導(dǎo)過程可以參考附錄A）：s考慮和之間

32、可能的相關(guān)情形，把表示成和兩個(gè)分量之和。與相關(guān)，不相關(guān)，設(shè)，可得：品+i+(Y+Y)vcni+(Y+Y)vUSCN(2.10)i2ss公式(2.10)包括了三個(gè)獨(dú)立的噪聲源，每個(gè)都可以看成是一個(gè)等效電阻或電導(dǎo)產(chǎn)生的熱噪聲：(2.11)(2.12)(2.13)利用上面三式，可以將噪聲因子用阻抗和導(dǎo)納表示為：式中，已將每個(gè)導(dǎo)納分解成電導(dǎo)G和電納B的和。由式(2.14)知，一旦一個(gè)給定的二端口網(wǎng)絡(luò)的噪聲特性己用它的四個(gè)噪聲參數(shù)(、和)表示，那么就可以求出使噪聲因子達(dá)到最小的一般條件。即只要對(duì)噪聲源導(dǎo)納求一階導(dǎo)數(shù)并使它為零，必有：(2.15)可見，為了使噪聲因子最小，應(yīng)當(dāng)使噪聲源的電納等于相關(guān)電納的負(fù)

33、值，而噪聲源的電導(dǎo)等于公式(2.16)的值。Gu+G2+GRcCN(2.17)把公式(2.15)和(2.16)代入到公式(2.14)中，得到最小噪聲因子：F二1+2RG+GL1+2RminNoptcN由式(2.17)可以推導(dǎo)式(2.14)的另一表示方法：F=F+(F-F)=F+乞I-G)+6-B)minminminGsoptsopt(2. )(2.18)上式表明，兩端口網(wǎng)絡(luò)的噪聲性能可以由、和四個(gè)噪聲參數(shù)確定。由于這四個(gè)噪聲參數(shù)容易從簡(jiǎn)單化的器件模型中計(jì)算得到，噪聲因子的理論計(jì)算就變得簡(jiǎn)單明了。從式(2.18)可以看出，它表示的是一個(gè)恒噪聲系數(shù)曲線，或者稱為恒噪聲系數(shù)圓。多級(jí)及聯(lián)網(wǎng)絡(luò)噪聲系數(shù)計(jì)

34、算由附錄A可以知道，每一個(gè)有噪網(wǎng)絡(luò)都可以由三個(gè)參數(shù)來描述，即噪聲等效溫度Te、噪聲系數(shù)F、額定功率增益Gp。在實(shí)際的應(yīng)用中，都需要使用多個(gè)有噪網(wǎng)絡(luò)來實(shí)現(xiàn)一個(gè)特定功能的系統(tǒng)，如圖2-5所示，是一個(gè)多級(jí)級(jí)聯(lián)的噪聲網(wǎng)絡(luò)。R圖2-5多級(jí)有噪線性網(wǎng)絡(luò)的級(jí)聯(lián)2設(shè)第一級(jí)輸入噪聲的功率為，根據(jù)等效噪聲溫度的定義，第一級(jí)的輸出噪聲功率是：(2.19)第二級(jí)輸出噪聲功率為：(T)N二GN+GkTB二GGkBT+T+亠(2.20)2p21p2e2plp20elGIpl丿將前兩級(jí)級(jí)聯(lián)系統(tǒng)的等效噪聲溫度設(shè)為，因而兩級(jí)輸出的噪聲功率又可以表示為：其中由附錄C中的推導(dǎo)又可以知道等效噪聲溫度與噪聲系數(shù)的關(guān)系，即由式(2.22

35、)和(2.23)可以得到兩級(jí)級(jí)聯(lián)網(wǎng)絡(luò)的噪聲系數(shù)表達(dá)式：(2.24)由此可以推導(dǎo)出，多級(jí)級(jí)聯(lián)時(shí)的等效噪聲溫度和噪聲系數(shù)分別為：+e3-GGp1p2(2.25)THe2e1Gp1F1F1F二F+一+.(2.26)1GGGp1p1p2由以上的分析可以知道，描述一個(gè)有噪系統(tǒng)的內(nèi)部噪聲可以用三種方法：等效輸入噪聲源和、噪聲系數(shù)、等效噪聲溫度，三者可以互相換算但是噪聲系數(shù)不僅僅與系統(tǒng)內(nèi)部噪聲有關(guān)，還與其源端的輸入噪聲有關(guān)即與信號(hào)源內(nèi)阻和信號(hào)源噪聲溫度有關(guān)。多級(jí)線性系統(tǒng)級(jí)聯(lián)，系統(tǒng)總的噪聲系數(shù)與各級(jí)噪聲系數(shù)及增益有關(guān)，但主要取決于前級(jí)的噪聲系數(shù)，為降低后級(jí)噪聲對(duì)系統(tǒng)的影響，應(yīng)加大前級(jí)的增益和盡量減小前級(jí)電路的

36、噪聲系數(shù)。2.2MOSFET兩端口網(wǎng)絡(luò)噪聲參數(shù)的理論分析在上一小節(jié)中，已經(jīng)對(duì)MOS管的噪聲和系統(tǒng)的噪聲系數(shù)進(jìn)行了分析。接下來就需要進(jìn)一步的分析MOS電路的噪聲分析。由2.1.2.2MOS噪聲模型這一節(jié)可知，MOS晶體管的漏端溝道電流熱噪聲和柵噪聲是主要考慮的噪聲源。溝道電流熱噪聲可以由式(2.6)表示，柵極噪聲可以由式(2.7)、(2.8)表示。由于這兩種噪聲都是源于同一種物理效應(yīng)(溝道電阻熱噪聲)，它們之間存在一定的相關(guān)性，它們之間的相關(guān)系數(shù)可以定義為：(2.27)c是一個(gè)純虛數(shù)，對(duì)于長(zhǎng)溝道器件，其值為j0395；對(duì)于短溝道器件，它的值介于j0.3到j(luò)0.35之間。將兩個(gè)噪聲源等效到晶體管的

37、輸入端(柵極)，可以得到等效輸入噪聲電壓為(228)而等效的輸入噪聲電流為ndgsng2m+i2ngv2ngs+4kTdgBg(229)等效的輸入噪聲電壓和噪聲電流存在一定的相關(guān)性，將噪聲電流分為兩部分，即：(2.30)其中，噪聲電流與噪聲電壓完全相關(guān)，相關(guān)系數(shù)為；噪聲電流與噪聲電壓完全不相關(guān)。由此可以把柵極噪聲拆成兩項(xiàng)，72二Ti_t二4kTdgc2B+4kTdg(-|c|22(2.31)ngngcngugg式中，與完全相關(guān)，相關(guān)系數(shù)為c,與完全不相關(guān)。c可以表示為由式(2.28)、(2.29)、(2.30)可知、的相關(guān)系數(shù)為為：上式中的最后一項(xiàng)分子分母同時(shí)乘以ngcnd所以=jCTgi-i

38、*.ngcndi-i*ndndi-i*ngcndmi2ndngc-i*ndi2ndgs=jc+ggsmngc-i*ndngnd豎=jC+gi2gsmndli2ni2nd將和代入上式，則(2.32)(2.33)(2.34)(2.35)(2.36)(2.37)(2.38)為時(shí)的漏源導(dǎo)納。對(duì)于長(zhǎng)溝道晶體管,當(dāng)溝道長(zhǎng)度減小時(shí)，a降低，因此，a表示了晶體管工作偏離長(zhǎng)溝道特性的程度。由式(2.28)、(2.33)、(2.37)可知(2.39)(2.40)(Ig=Im(Y)=C1+a|c一叫2cgsi25w2C2G=u=艸u4kTB5gd0由上述可得，MOS晶體管的兩端口網(wǎng)絡(luò)噪聲參數(shù)為(2.41)(2.42

39、)(2.43)(2.44)(2.45)滿足以上噪聲參數(shù)要求的電路結(jié)構(gòu)，可以得到最小的噪聲系數(shù)，2匚(2.46)F=1+“min*5、T式中(2.47)g卩CW/L)V-V)3卩(V-V)CD=UnoxGSth=nGSthtCV2/3WVLC2Lgsox由MOS管的兩端口網(wǎng)絡(luò)噪聲參數(shù)可知，為了達(dá)到最小的噪聲因子，要求(2.48)而為了達(dá)到最大功率傳輸?shù)臈l件，要求(2.49)由式(247)可知，隨著CMOS工藝技術(shù)的不斷發(fā)展，晶體管的特征尺寸不斷縮小，不斷提高。從式(2.46)可以知道，最小噪聲也會(huì)隨著的不斷提高而降低。所以，隨著工藝的進(jìn)步，會(huì)減小。從式(2.46)也可以知道，系統(tǒng)工作的頻率越大，

40、電路的噪聲系數(shù)將會(huì)越大。因此設(shè)計(jì)一個(gè)射頻電路，使用越先進(jìn)的工藝技術(shù)，電路的噪聲性能將會(huì)越好；對(duì)于同一種工藝，設(shè)計(jì)一個(gè)頻率較低的射頻電路比設(shè)計(jì)一個(gè)較高頻率的電路噪聲特性好。以上的推導(dǎo)中，忽略了MOS的柵極阻抗噪聲、襯底噪聲及其它噪聲。在使用手動(dòng)計(jì)算的分析過程中，上述的噪聲模型已經(jīng)可以接近實(shí)際。降低噪聲系數(shù)的一般措施常用的減小噪聲系數(shù)的措施如下。1）選用低噪聲器件和元件。在放大或其他電路中，電子器件的內(nèi)部噪聲起著重要作用。因此，改進(jìn)電子器件的噪聲性能和選用低噪聲的電子器件，就可大大降低電路的噪聲系數(shù)。在電路設(shè)計(jì)中盡量不使用電阻器件，使用電感或電容來替代電阻在電路中的作用。2）正確選擇晶體管放大級(jí)的

41、直流工作點(diǎn)。晶體管放大級(jí)的噪聲系數(shù)和晶體管的直流工作點(diǎn)有著一定的關(guān)系。一般情況下，電路的噪聲系數(shù)隨著偏置電流增大而減小。3）選擇合適的信號(hào)源內(nèi)阻。第一級(jí)放大器或混頻器是與信號(hào)源相聯(lián)的。當(dāng)存在著最佳信號(hào)源內(nèi)阻時(shí)，放大器的噪聲系數(shù)最小。共源電路與共柵電路比較，共源電路的噪聲特性好，常用于放大器的第一級(jí)。4）選擇合適的工作帶寬。噪聲電壓都與通帶寬度有關(guān)。接收機(jī)或放大器的寬度增大時(shí)，接收機(jī)或放大器的各種內(nèi)部噪聲也增大。因此，必須嚴(yán)格選擇接收機(jī)或放大器的帶寬。5）選用合適的放大電路組態(tài)。單級(jí)電路的放大增益一般不能滿足設(shè)計(jì)的需要，因而需要兩級(jí)級(jí)聯(lián)。共柵電路的隔離度較好，所以，共源共柵電路得到了廣泛的應(yīng)用。

42、MOSLNA線性度分析在設(shè)計(jì)低噪聲放大器中，噪聲是設(shè)計(jì)中首先考慮的一個(gè)因素。低噪聲放大器作為接收機(jī)的第一級(jí)，其非線性性能也是放大器一個(gè)很重要的指標(biāo)。在完成低噪聲特性的設(shè)計(jì)后，還必須考慮放大器的線性度和抗干擾能了。常用1dB壓縮點(diǎn)和三階交調(diào)點(diǎn)來描述電路的線性度。盡管整個(gè)接收機(jī)的非線性常常由后面的幾級(jí)如混頻器等所限制，仍然有些應(yīng)用場(chǎng)合要求低噪放有很高的線性度。在本小節(jié)中，將會(huì)對(duì)共源電路進(jìn)行分析，得出一般化的結(jié)論。1dB壓縮點(diǎn)MOS管是一個(gè)電壓控制電流的晶體管，在簡(jiǎn)化的輸入電壓與輸出電流的特性等效中，漏極電流與源柵電壓成二次方正比關(guān)系。但是，在實(shí)際的使用中，由于MOS管存在著很多其它難以消除、簡(jiǎn)化的

43、效應(yīng)，對(duì)輸出端漏極電流進(jìn)行傅立葉變換，將會(huì)得到一個(gè)三次和更高的諧波項(xiàng)。設(shè)放大器的輸入端只有一個(gè)余弦波信號(hào)，在輸出端可以得到相應(yīng)的輸出電流，但是電流中含有多次諧波。由于高次諧波的幅度會(huì)隨著諧波次數(shù)的增大而減小，所以只需要考慮到3次諧波項(xiàng)。則可以得到一個(gè)輸出電流交流表達(dá)式=aVcost+aV2cos2t+aV3cos3t+.1imi2imi3imiaV22I1+C叫罟,(3.6)_竺-|c|22(c)Q2-sL215mgssgJ(3.7)(3.8)F=Fominmin2Qi77,yS1-c2丿T(3.9)圖3-3的最佳噪聲匹配輸入阻抗為，圖3-5中，MOS管的源極加入了一個(gè)電感。從外部看，此時(shí)的噪

44、聲最佳匹配阻抗為式(3.8)。式(3.6)到式(3.9)是共源共柵電路的噪聲參數(shù)，與沒有源極反饋的電路相對(duì)比，的虛部得到了改善，可以表示為：Z0optY0opt+jl+a|c|毎|5丫1-|C2丿(PY(3.10)281+ac|5qCgs對(duì)圖3-5進(jìn)行輸入阻抗分析，可以知道低噪聲放大器的第一級(jí)的輸入阻抗可以為：1gL1Z=sL+_ssL+qL(3.11)inssCCssCTsgsgsgs其中(3.12)從式(3.11)可以看到，圖3-5的輸入阻抗含有一個(gè)實(shí)部。通過調(diào)節(jié)MOS晶體管的靜態(tài)工作點(diǎn)，改變?cè)礀烹妷?，即可以改變特征頻率，從而實(shí)現(xiàn)輸入阻抗的50Q匹配。由此可見，源極電感Ls在電路中提供了一

45、個(gè)50Q的匹配電阻。如果式(3.11)中的前兩項(xiàng)處于諧振狀態(tài)，則輸入阻抗就變成了一個(gè)只含阻性的輸入阻抗，這樣就能很好的實(shí)現(xiàn)能量的最大化傳輸。從式(2.11)中還可以看到，源極電感Ls縮小了最佳噪聲匹配和最優(yōu)化能量傳輸匹配的距離。而實(shí)際上，通過下面的理論分析，本文所引用的技術(shù)，能夠同時(shí)實(shí)現(xiàn)噪聲和輸入同時(shí)匹配，也就是SNIM技術(shù)。結(jié)合式（3.8）和式（3.10），可以把式表示為(3.13)Z二ReZo3-m-sLoptoptsCsgs比較式（3.13）和式（3.8）、（3.10）可以知道，ReloLoptCgsa-忖丫7）(3.14)101+aci(3.15)怙+a礙式（313）中含有m參數(shù)，對(duì)于

46、長(zhǎng)溝道器件來說，m的經(jīng)驗(yàn)參數(shù)約為06。而隨著工藝的不斷發(fā)展，工藝參數(shù)6、p、a、Y和相關(guān)系數(shù)c都會(huì)有所變化，在特征尺寸小于025um的工藝中,m的值可以很好的接近于1。在本設(shè)計(jì)中，使用的是Csm025rf工藝庫，通過試驗(yàn)仿真，說明了這個(gè)理論是正確的。式（314）是最優(yōu)化噪聲匹配時(shí)，輸入阻抗的實(shí)部。從這個(gè)表達(dá)式可以看到，這個(gè)阻抗與放大器的工作頻率和輸入級(jí)晶體管的大小有關(guān)。對(duì)于同一個(gè)工藝庫，式（314）中的工藝參數(shù)是不會(huì)變化的，并且一個(gè)系統(tǒng)的工作頻率也是一個(gè)不能改變的恒量之一。這樣，就可以確定，最佳的噪聲輸入阻抗大小只與電路使用的晶體管大小有關(guān)，并成反比關(guān)系。為了滿足輸入和噪聲同時(shí)匹配的設(shè)計(jì)要求，

47、可以得到一般的數(shù)學(xué)表達(dá)式：(316)結(jié)合式（3.8）到（3.16），可以得到輸入阻抗的實(shí)部、虛部的匹配方程：(3.17)(3.18)(3.19)(3.20)通過上述的描述，隨著工藝技術(shù)的發(fā)展，式（3.18）和式（3.20）近似度越來越高。電路的輸入阻抗由源極電感Ls確定和靜態(tài)工作點(diǎn)共同決定。Re(Z=LinTs(3.21)V-V)gsthLL2s調(diào)節(jié)Ls和Vgs即可實(shí)現(xiàn)輸入匹配。調(diào)節(jié)式（3.14）中的Cgs或者說調(diào)節(jié)MOS管的寬度W即可實(shí)現(xiàn)噪聲匹配。通過調(diào)節(jié)這三個(gè)參數(shù)，式（3.17）和式（319）都成立時(shí)，就可以實(shí)現(xiàn)SNIM技術(shù)。這樣就可以得出一個(gè)很重要的結(jié)論：使用圖3-4的電路結(jié)構(gòu)，通過調(diào)節(jié)

48、電路參數(shù)Ls、Vgs和W，個(gè)系統(tǒng)的最佳能量傳輸阻抗匹配和最優(yōu)化的噪聲阻抗匹配可以同時(shí)實(shí)現(xiàn)。實(shí)現(xiàn)了SNIM技術(shù)，但是還是存在三個(gè)很重要、現(xiàn)實(shí)的問題：第一，電路的最小噪聲問題。電路實(shí)現(xiàn)最優(yōu)化的噪聲匹配，只能說明噪聲系數(shù)NF接近于Fmin，并不代表電路的噪聲最低。第二，電路的功耗問題。通常情況下，為了提高電路的指標(biāo)，都會(huì)選擇犧牲電路的功耗。如果電路的功耗太大，這將影響到電路的實(shí)際使用，即使電路的其它指標(biāo)很好，也是失去了應(yīng)用的價(jià)值。第三，參數(shù)的設(shè)計(jì)問題。電路得到了理論上的推導(dǎo)，但在實(shí)際的應(yīng)用中，這些參數(shù)該如何設(shè)計(jì)呢。對(duì)于這兩個(gè)問題的回答會(huì)在下面的推導(dǎo)中，詳細(xì)介紹。3.2.3共源共柵電路結(jié)構(gòu)（casco

49、de）圖3-4是一個(gè)得到了廣泛應(yīng)用的電路結(jié)構(gòu)。上一小節(jié)對(duì)共源共柵的第一級(jí)（共源級(jí)）進(jìn)行了噪聲和輸入匹配理論上的推導(dǎo)。在這一小節(jié)中將會(huì)對(duì)共源共柵電路進(jìn)行結(jié)構(gòu)分析。Cgd1唧2V=inrcJgslgVrmlgslC1Cgs2Cgd2譏c）Vout圖3-6共源共柵小信號(hào)模型在本文使用來的電路結(jié)構(gòu)中，使用的應(yīng)該是共源共柵源極負(fù)反饋電路結(jié)構(gòu)。電感源極負(fù)反饋結(jié)構(gòu)的設(shè)計(jì)目標(biāo)是實(shí)現(xiàn)輸入匹配和低噪聲系數(shù)，所以一般情況下不能提供LNA所需的足夠的增益。此外，由于MOSFET的柵漏寄生電Cgd的存在，會(huì)在MOSFET的輸入與輸出端引起負(fù)反饋,即產(chǎn)生密勒（Mfller）效應(yīng)。一方面會(huì)惡化LNA的性能；另一方面會(huì)使系統(tǒng)

50、不穩(wěn)定。解決方法是采用兩級(jí)結(jié)構(gòu)，即在第一級(jí)用源極負(fù)反饋的基礎(chǔ)上，必須再加上第二級(jí)實(shí)現(xiàn)增益指標(biāo)和抑制第一級(jí)的柵漏寄生電容Cgd。共柵結(jié)構(gòu)在提供足夠大增益的同時(shí)，可以抑制第一級(jí)的柵漏間寄生電容，做到輸入與輸出端的很好隔離。這樣，不僅實(shí)現(xiàn)了增益指標(biāo)，還提高了穩(wěn)定性，而且還增強(qiáng)了噪聲性能。共柵極的良好隔離性，使得在設(shè)計(jì)放大器時(shí)，可以認(rèn)為射頻輸入端和射頻輸出端互不影響，從而使得輸入端和輸出端可以分別單獨(dú)進(jìn)行設(shè)計(jì)。這也是本文選擇cascode結(jié)構(gòu)的原因之應(yīng)用在差分結(jié)構(gòu)中的共源共柵電路，可以得到與單端低噪聲放大器電路同樣的性能，但要消耗2倍的功耗和面積。但因其對(duì)共模信號(hào)和襯底耦合的抑制能力得以補(bǔ)償。另外，在

51、本文所討論的電路結(jié)構(gòu)中，單端低噪聲放大器的性能對(duì)源極簡(jiǎn)并電感Ls的電感量變化很敏感。在單片集成的電路模塊中，襯底耦合也變得很嚴(yán)重，單端放大器對(duì)襯底耦合沒有抑制能力，襯底耦合會(huì)極大地影響低噪聲放大器的性能。ioutliout2M3M4vbiaslVbias2L-gUM1vinlVin2圖3-7cascode差分電路結(jié)構(gòu)為了消除Ls變化對(duì)放大器性能的影響?？梢源斡貌罘纸Y(jié)構(gòu)，如圖3-7所示。兩個(gè)源簡(jiǎn)并電感量的連接點(diǎn)形成一個(gè)虛地點(diǎn)，避免了源極電感Ls變化的影響。而且由于差分放大器自身固有的對(duì)共模噪聲的抑制能力，這種放大器可以很好的抑制襯底噪聲耦合干擾。但在同樣的晶體管尺寸和偏置電壓下，差分電路的版圖面

52、積是單端電路的兩倍，功耗也是單端放大器的兩倍，噪聲系數(shù)和增益則保持不變。另外，由于放大器的輸入一般是一個(gè)單端信號(hào)，因此還需要一個(gè)射頻非平衡平衡阻抗變換器來實(shí)現(xiàn)單端信號(hào)轉(zhuǎn)為差分信號(hào)，非平衡平衡阻抗變換器很難集成，而且增大了電路的功耗，增加了電路的噪聲系數(shù)，減小了電路的增益。在本文中，將會(huì)設(shè)計(jì)一個(gè)可以更好選擇參數(shù)的差分電路，和一個(gè)高線性度低噪聲系數(shù)的單端低噪聲放大器。功率限制的單端分析獲得最佳的寬長(zhǎng)比經(jīng)過了上述的分析，可以知道SNIM技術(shù)的可行性。下面就要進(jìn)行電路參數(shù)的設(shè)計(jì)了。在本文提出的設(shè)計(jì)理論中使用到的工藝參數(shù)為6=43、Y=2.7；使用的工藝庫MOS器件的柵噪聲與溝道噪聲的相關(guān)系數(shù)為c=jO

53、4溝道載流子漂移率uo=0.；柵極氧化層厚度tox=408e-O9。一般的MOS漏極電流的表達(dá)式，是一個(gè)二次方的關(guān)系式。但是，由于短溝道效應(yīng)的存在，在分析電路的噪聲特性的時(shí)候，必須考慮到MOS的短溝效應(yīng)。因而必須知道溝道載流子的飽和電流Vsat,在CSM025rf工藝庫中，Vsat=8.e+04。為了找出最佳的MOS管寬度，這就需要利用Matlab工具，對(duì)MOS管的寬度進(jìn)行掃描仿真。假定“W”為由晶體管的寬度。由上述已知的參數(shù)可知(3.22)溝道載流子速度下降到低場(chǎng)強(qiáng)時(shí)遷移率的一半時(shí)的橫向電場(chǎng)為：(3.23)柵源電容為：設(shè)電路的匹配電阻為Rs，則輸入端的品質(zhì)因素可以表示為：(3.25)最佳噪聲

54、匹配的輸入阻抗為：cReloLopt3Candl-i-.vdc-viE,i圖4-3本文使用的差分結(jié)構(gòu)4.2.2差分電路的電路級(jí)仿真使用CadenceSpectreRF工具仿真結(jié)果如下。圖4-4差分電路S參數(shù)仿真1,90G2.30G2.70Gfreq(Hz)3.10G2.802.40m2.00=:NFdB101.344d:NFmindB101.288圖4-5噪聲仿真結(jié)果圖20100r0-10-40d:trace=H1stOrder*h;compressi0nCurves口：trace=H1dB/dBn;compre3sionCurves-18,991InputReferred1dBCornpre

55、ssic-圖4-61dB壓縮點(diǎn)Port=H/PORT01stOrderfreq=2-20-30-20-10powerin(dBm)V70-100r0圖4-7三階交調(diào)點(diǎn)IIP3圖4-4的S11達(dá)到-277dB,說明電路具有很好的輸入匹配，而輸出匹斗0-30-20-10power_in(dBm):ir口匚已=3日Order,h;i=:匚怒=3TB/dEl;ipriC:trace=H1dB/dB*h;ipnC血：口匚=1日上Order;!InputReferredIP3=8,6888釁一斗0Port=H/PORT0H3rdOrderfreq=2”斗1stOrderfreq訐2,3配不是很理想，只有-

56、15.8dB。該電路的增益由S21給出，增益較高，達(dá)到1717dB。在輸入端得到很好的匹配時(shí)，圖4-5的噪聲曲線說明了在24GHz附近，系統(tǒng)噪聲接近最低噪聲，這說明了在引入兩個(gè)輔助管后，差分電路仍然可以實(shí)現(xiàn)SNIM（噪聲匹配和輸入匹配同時(shí)實(shí)現(xiàn)）技術(shù)。差分電路沒有經(jīng)過線性度的優(yōu)化，所以保持在一個(gè)較低的值，1dB壓縮點(diǎn)為-18.99dBm,三階交調(diào)輸入點(diǎn)為-8.68dBm。該電路的工作電壓為1.8V,消耗的功率為11.23mW。單端cascode電路4.3.1單端電路的設(shè)計(jì)本文使用了三種設(shè)計(jì)技術(shù),一是輸入和噪聲同時(shí)匹配的設(shè)計(jì)技術(shù),這一在上述的章節(jié)中提出來并得到了理論的計(jì)算。在這將會(huì)介紹第二種技術(shù)和

57、第三種技術(shù),即低電壓設(shè)計(jì)和高線性度的設(shè)計(jì)。共源共柵電路結(jié)構(gòu)是一個(gè)得到了廣泛應(yīng)用的電路結(jié)構(gòu)。使用CSM025RF工藝庫，其特征尺寸為025um,使用圖3-2或圖3-4的經(jīng)典共源共柵結(jié)構(gòu)是很難滿足低電壓設(shè)計(jì)的要求。在本文的題目要求中,電源電壓的要求是不大于2.5V。而在這，將會(huì)使用一種電路，這種電路可以大大地降低電源電壓。本文所提出的電路結(jié)構(gòu)如圖4-8所示。該電路中使用了1V的電源電壓。圖4-8本文使用的低電壓共源共柵電路結(jié)構(gòu)由圖4-8可知，M1、M2管的源漏分別通過電感接入地和電源電壓，可以保證兩個(gè)晶體管都能工作在飽和區(qū)。經(jīng)典的共源共柵電路為了保證電路中的晶體管都能工作在飽和區(qū)，電路的電源電壓一

58、般都要設(shè)置在一個(gè)比較高的值，這將會(huì)增加電路的功耗，隨著工藝技術(shù)和數(shù)字芯片的不斷發(fā)展，要求電路工作在一個(gè)很低的電壓之下。傳統(tǒng)的共源共柵電路將不能滿足這樣的設(shè)計(jì)要求。而且在同一個(gè)系統(tǒng)電路中使用雙電源，增加了電路的設(shè)計(jì)規(guī)模、設(shè)計(jì)難度，也增加了成本。本文使用的電路結(jié)構(gòu)，將會(huì)在很大程度上降低電路的工作電壓。在本設(shè)計(jì)中使用的電源電壓為1V。為了實(shí)現(xiàn)高線性度設(shè)計(jì)，通常需要改變電路的結(jié)構(gòu)。但是從三階交調(diào)或者1dB壓縮點(diǎn)的表達(dá)式，即式(255)和式(2.61)可以看到線性度和有關(guān)。如果能夠提高這個(gè)比值，線性度將會(huì)得到提高。通過實(shí)驗(yàn)證明了偏置電壓的不同，輸出端電流的頻率特性也不一樣。在這里是一階頻率項(xiàng)(24GHz

59、),是三階頻率項(xiàng)(72GHz)。圖4-9所示是一個(gè)用于仿真NMOS最佳偏置電壓的仿真電路圖，這個(gè)電路圖是圖4-8一部分，唯一不同的是在輸入端掃描了輸入偏置電壓，在輸出端進(jìn)行了頻率分析。圖4-9NMOS線性度驗(yàn)證實(shí)驗(yàn)電路截圖圖4-10中，“powin”是輸入端的偏置電壓，它的掃描范圍為04V1V。第一條曲線為輸出端電壓的一階頻率項(xiàng)，第二條曲線為三階頻率項(xiàng)，第三條曲線為。從圖4-10中，可以知道，在偏置電壓為565mV時(shí)，的比值最大。圖4-11是一個(gè)用于仿真PMOS最佳偏置電壓的仿真電路圖。圖4-12為仿真曲線。rti_FB8”n曲22w：a06n2.0750EK巨Rfl=IBcndVW.-Qg個(gè)

60、nd圖4-11net014nett125nctGF14|PM0rf_p4-24l&_5&A-32Sl!240.0nnet024w=g$8uflrigars=4nctG?24wiStftl.Eh234.101P3NP_1gr.dlgndPNMOS線性度驗(yàn)證實(shí)驗(yàn)電路截圖VDC圖4-12PMOS線性度驗(yàn)證實(shí)驗(yàn)仿真曲線從圖4-12中，VDC是偏置電壓，當(dāng)VDC=0.93V時(shí)PMOS的線性度最優(yōu)化。為了簡(jiǎn)化電路結(jié)構(gòu)，PMOS的偏置電壓取-1V。從圖4-10和圖4-12可以知道,NMOS的偏置電壓在550mV到60OmV的范圍內(nèi)，仍然保持在一個(gè)很高的值。在設(shè)計(jì)的過程中令PMOS偏置電壓為-1V,對(duì)NMOS