1、2EDA簡介與可編程邏輯器件PLDppt課件

1、電子設(shè)計(jì)自動化EDA魏永濤.什么是EDAEDA運(yùn)用電子計(jì)算機(jī)信息處置人工智能拓?fù)鋵W(xué)計(jì)算數(shù)學(xué)Electronic Design Automation電子設(shè)計(jì)自動化是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)的一種先進(jìn)的硬件設(shè)計(jì)技術(shù)！ 是立足于計(jì)算機(jī)任務(wù)平臺開發(fā)出來的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。.EDA的開展CAD包含電氣性能和幾何圖形描畫之間一致性的驗(yàn)證PCBCAE添加電路功能和構(gòu)造的設(shè)計(jì)PCB的自動規(guī)劃布線及分析 EDA芯片設(shè)計(jì)及系統(tǒng)設(shè)計(jì)從PCB擴(kuò)展到IC.EDA技術(shù)的范疇IC 幅員設(shè)計(jì)PLD 設(shè)計(jì)電路設(shè)計(jì)PCB 設(shè)計(jì)模擬電路數(shù)字電路混合電路設(shè)計(jì)輸入邏輯綜合仿真編程下載.基于EDA工具的設(shè)計(jì)步驟

2、電子系統(tǒng)的設(shè)計(jì)、仿真、綜合與實(shí)現(xiàn)設(shè)計(jì)Design：根據(jù)功能要求，完成對電子系統(tǒng)的初步設(shè)計(jì)仿真Simulation：又稱為模擬，指利用計(jì)算機(jī)模擬所設(shè)計(jì)電子系統(tǒng)的實(shí)踐任務(wù)情況合成Synthesis ：從所設(shè)計(jì)電子系統(tǒng)的行為描畫及目的電路的約束條件出發(fā)，找出一個(gè)滿足要求的構(gòu)造，如原理圖PCB。實(shí)現(xiàn)Realization：運(yùn)用EDA工具對綜合結(jié)果在實(shí)踐器件或電路中予以實(shí)現(xiàn)。.EDA常用軟件 電子電路設(shè)計(jì)與仿真軟件 PCB設(shè)計(jì)軟件 IC 設(shè)計(jì)軟件 PLD設(shè)計(jì)軟件 MultiSim7， Proteus，SystemView， Protel DXP，MAX+Plus/Quartus II.計(jì)算機(jī)并口器件編程

3、接口PCB BoardPLD編程目的文件Electronics Design Automation硬件軟化，軟件硬化EDA技術(shù)的特點(diǎn).軟、硬件協(xié)同設(shè)計(jì)普通的系統(tǒng)由硬件電路和運(yùn)轉(zhuǎn)其上的軟件構(gòu)成，有些功能既可搭建硬件電路實(shí)現(xiàn)，也可軟件編程實(shí)現(xiàn)。軟件：編程任務(wù)量大，占用CPU時(shí)間多，運(yùn)轉(zhuǎn)速度較慢，但本錢較低且調(diào)試相對容易。硬件：運(yùn)轉(zhuǎn)速度快，但本錢高且調(diào)試難度較大 軟件和硬件的合理分配采用CPLD/FPGA器件 EDA技術(shù)的特點(diǎn).電子設(shè)計(jì)自動化的主要運(yùn)用 1公用集成電路(ASIC)或大規(guī)模集成電路 LSI設(shè)計(jì)運(yùn)用PLD器件及開發(fā)系統(tǒng) 2電子線路的設(shè)計(jì)分析仿真模擬、數(shù)字、 模/數(shù)混合 3多層印制電路板元

4、件規(guī)劃、自動布線、 仿真測試 4電子系統(tǒng)設(shè)計(jì)與整體優(yōu)化 5電子產(chǎn)品可靠性分析 電磁兼容性EMC分析 熱分析等.課程安排課堂24學(xué)時(shí)，實(shí)驗(yàn)16學(xué)時(shí)，第三次課后找任良超教師聯(lián)絡(luò)實(shí)驗(yàn)。課時(shí)少，課堂上只講最適用的部分(仿真軟件和VHDL /CPLD)數(shù)電和C言語是根底。預(yù)習(xí)很重要，課堂上略化語法，以講解方法和技巧為主，留意做筆記。.電子電路仿真簡介 .電路仿真 RLC二階電路： 人腦：利用節(jié)點(diǎn)法、回路法或支路法等列電路方程并求解 電腦：如何實(shí)現(xiàn)？ 將電路圖轉(zhuǎn)成計(jì)算機(jī)能識別的方式：數(shù)學(xué)模型.模擬電路的仿真 計(jì)算和求解生成波形 數(shù)學(xué)模型 數(shù)學(xué)方程 物理景象拓?fù)錁?gòu)造 計(jì)算機(jī)技術(shù) .數(shù)字電路的邏輯仿真 輸入輸

5、出波形 拓?fù)潢P(guān)系 輸入輸出邏輯數(shù)字器件 器件的功能和特性 計(jì)算機(jī)技術(shù) .仿真流程 .模擬電路仿真設(shè)計(jì)工具Berkeley University：SPICE3F5 SPICESimulation program with integrated circuit emphasis ，用于模擬集成電路EWB:由Multisim、Ultiboard、Ultiroute和Commsim四個(gè)軟件模塊組成中心：SPICEHspice Pspice Vspice .可編程邏輯器件 .回想：數(shù)字系統(tǒng)的設(shè)計(jì)一、數(shù)字系統(tǒng)的概念二、傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法三、現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法.1傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法1. 根據(jù)設(shè)計(jì)要

6、求劃分功能模塊；2. 確定輸入和輸出的關(guān)系，畫出真值表；3. 由真值表寫出邏輯表達(dá)式；4. 利用公式或卡諾圖進(jìn)展人工化簡；5. 根據(jù)化簡后的邏輯表達(dá)式畫出電路原理圖；6. 在面包板上進(jìn)展實(shí)驗(yàn)，驗(yàn)證電路的正確性；7. 假設(shè)無錯(cuò)誤，畫PCB圖；8. 檢查后送制板廠制板；9. 對PCB板進(jìn)展安裝、調(diào)試，假設(shè)有大的錯(cuò)誤，修正設(shè)計(jì)，反復(fù)以上過程，重新制板。基于電路板的設(shè)計(jì)方法采用固定功能的器件通用型器件，經(jīng)過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能.傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法基于電路板采用固定功能器件通用型器件，經(jīng)過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能寫出真值表或形狀表推出邏輯表達(dá)式化簡邏輯電路圖用小規(guī)模邏輯器件來實(shí)現(xiàn)特點(diǎn)采用自下而上

7、Bottom Up的設(shè)計(jì)方法采用通用型邏輯器件搭積木式的方式 在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)展仿真和調(diào)試 主要設(shè)計(jì)文件是電路原理圖 .傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法效率低下幾乎都是手工完成！設(shè)計(jì)周期很長；容易出錯(cuò)如PCB繪制與焊接器件引腳；芯片種類多，數(shù)量大，受市場的限制；設(shè)計(jì)靈敏性差如器件下市；產(chǎn)品體積大。采用自下而上Bottom Up的設(shè)計(jì)方法采用通用型邏輯器件搭積木式的方式 在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)展仿真和調(diào)試 主要設(shè)計(jì)文件是電路原理圖 .2現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法首先在計(jì)算機(jī)上安裝EDA軟件，它們能協(xié)助設(shè)計(jì)者自動完成幾乎一切的設(shè)計(jì)過程；再選擇適宜的PLD芯片，可以在一片芯片中實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)?；谛酒脑O(shè)

8、計(jì)方法采用PLD可編程邏輯器件，利用EDA開發(fā)工具，經(jīng)過芯片設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能。EDA軟件空白PLD+數(shù)字系統(tǒng)編程.現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法計(jì)算機(jī)+EDA軟件空白PLD+數(shù)字系統(tǒng)通常采用自上而下Top Down的設(shè)計(jì)方法采用可編程邏輯器件 在系統(tǒng)硬件設(shè)計(jì)的早期進(jìn)展仿真主要設(shè)計(jì)文件是用硬件描畫言語編寫的源程序降低了硬件電路設(shè)計(jì)難度特點(diǎn).1.自上而下的設(shè)計(jì)Top Down占據(jù)主導(dǎo)位置 輔助的設(shè)計(jì)手段 功能模塊劃分子模塊設(shè)計(jì)系統(tǒng)級設(shè)計(jì)功能級描畫功能仿真門級描畫時(shí)序仿真假設(shè)仿真未經(jīng)過，那么需修正設(shè)計(jì)！2.自下而上的設(shè)計(jì)Bottom Up設(shè)計(jì)根本單元構(gòu)成子模塊子系統(tǒng)系統(tǒng).現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法1.根據(jù)設(shè)計(jì)

9、要求劃分功能模塊2. PLD開發(fā)利用EDA工具1設(shè)計(jì)輸入：采用硬件描畫言語HDL，用條件語句或賦值語句表示輸入和輸出的邏輯關(guān)系，將整個(gè)程序輸入到計(jì)算機(jī)中；2設(shè)計(jì)的編譯：EDA工具可自動進(jìn)展邏輯綜合，將功能描畫轉(zhuǎn)換為門級描畫，或轉(zhuǎn)換成詳細(xì)PLD的網(wǎng)表文件，將網(wǎng)表文件自動適配到詳細(xì)芯片中進(jìn)展規(guī)劃布線；3功能仿真和時(shí)序仿真；4編程下載到實(shí)踐芯片中，在實(shí)驗(yàn)臺上進(jìn)展實(shí)踐驗(yàn)證；5在每一階段假設(shè)有問題，可在計(jì)算機(jī)上直接修正設(shè)計(jì)，反復(fù)以上過程。.現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法3. 設(shè)計(jì)包含PLD芯片的電路板1在計(jì)算機(jī)上利用EDA軟件畫電路原理圖；2 進(jìn)展電氣規(guī)那么檢查無誤后，自動生成網(wǎng)表文件；3 利用EDA軟件畫PC

10、B圖，自動布線；4 自動進(jìn)展設(shè)計(jì)規(guī)那么檢查，無誤后輸出文件，制板。 優(yōu)點(diǎn)：效率高一切這一切，幾乎都是借助計(jì)算機(jī)利用EDA軟件自動完成！容易檢查錯(cuò)誤，便于修正；設(shè)計(jì)周期短、勝利率很高 ；產(chǎn)品體積小。.特 點(diǎn)傳統(tǒng)方法現(xiàn)代方法采用器件通用型器件可編程邏輯器件設(shè)計(jì)對象電路板芯片設(shè)計(jì)方法自下而上自上而下仿真時(shí)期系統(tǒng)硬件設(shè)計(jì)后期系統(tǒng)硬件設(shè)計(jì)早期主要設(shè)計(jì)文件電路原理圖HDL語言程序數(shù)字系統(tǒng)的兩種設(shè)計(jì)方法比較.二由半導(dǎo)體器件公司推出的幾種 可編程邏輯器件開發(fā)軟件 可編程邏輯器件 PLD(Programmable Logic Device)是用于公用集成電路ASIC(Application Specific I

11、ntegrated Circuit)的設(shè)計(jì)的通用器件，它的邏輯功能是由用戶對器件編程來設(shè)定的。 .目前消費(fèi)和運(yùn)用的PLD產(chǎn)品主要有： 1 現(xiàn)場可編程邏輯陣列FPLA (Field Programmable Logic Array) 2.可編程陣列邏輯PAL (Programmable Array Logic) 3.通用邏輯陣列GAL(Generic Array logic) 4.可擦除的可編程邏輯器件EPLD (Erasable Programmable Logic Device) CMOS工藝 1萬門/片 5.現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Arra

12、y)集成度3萬門/片. EPLD和FPGA集成密度高，稱為高密度PLD 以上五種PLD編程開發(fā)系統(tǒng)由硬件計(jì)算機(jī)和編程器和軟件公用編程軟件構(gòu)成。 6.在系統(tǒng)可編程器件ISP(In-System Programmable)-PLD是新一代器件，不需編程器，只需將計(jì)算機(jī)編程產(chǎn)生的數(shù)據(jù)直接寫入PLD就可以了。其中高密度ISP-PLD又稱為CPLD(Complex Programmable Logic Device).PLD的主要開發(fā)軟件及開發(fā)商有： CPLD開發(fā)軟件Max Plus 2(Quatues)Altera公司 FPGA開發(fā)軟件FundationXiLinX公司 ISPLSI開發(fā)軟件 Expe

13、rt(Synario)Lattice公司 集成化開發(fā)系統(tǒng)軟件包 優(yōu)秀PLD開發(fā)程序的集成 XACT5.0 XinLinX公司 ISP Synario SystemLattice公司.PLD的開展PALProgrammable Array LogicGALGeneric Array LogicCPLD(觸發(fā)器有限而乘積項(xiàng)豐富的算法和組合邏輯構(gòu)造.系統(tǒng)斷電編程信息不喪失)FPGA(觸發(fā)器豐富的時(shí)序邏輯構(gòu)造,編程信息在系統(tǒng)斷電時(shí)喪失,故可動態(tài)配置).CPLD的設(shè)計(jì)原理數(shù)字電路可以用邏輯表達(dá)式來表示。如一位全加器可以根據(jù)真值表寫出它的邏輯表達(dá)式：SumxyCinxyCinxyCinxyCinCoutx

14、yxyCinxyCin特點(diǎn)：每個(gè)輸出都是由輸入變量的與和或操作組合而成。.CPLD的構(gòu)造表示Y1X1X2X3X2X3X1X3Y2=X1X2X3X1X2.一、圖形設(shè)計(jì)方式二、基于HDL的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法 一、圖形設(shè)計(jì)方式常用于設(shè)計(jì)規(guī)模較小的電路和系統(tǒng)適宜描畫電氣銜接關(guān)系和接口關(guān)系EDA工具必需提供元件庫或宏單元庫優(yōu)點(diǎn)：直觀、籠統(tǒng)對表現(xiàn)層次構(gòu)造、模塊化構(gòu)造更為方便缺陷：不適于描畫邏輯功能通用性、可移植性較弱.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法 例 電子秒表電路的頂層圖形文件.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法二、基于HDL的設(shè)計(jì)硬件描畫言語HDL，Hardware Description

15、 Language是一種用方式化方法即文本方式來描畫和設(shè)計(jì)數(shù)字電路和數(shù)字系統(tǒng)的言語。一種專門用于PLD設(shè)計(jì)的高級模塊化言語。是電子系統(tǒng)硬件行為描畫、構(gòu)造描畫、邏輯描畫的言語 。HDL常用來設(shè)計(jì)規(guī)模較大、復(fù)雜的電子系統(tǒng)用HDL描畫設(shè)計(jì)編程下載EDA工具綜合、仿真目的文件所謂的高層設(shè)計(jì)(High Level Design)方法.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法優(yōu)點(diǎn)：能籠統(tǒng)化、籠統(tǒng)地表示電路的構(gòu)造和行為適于描畫邏輯功能借用高級言語簡化電路的描畫具有電路仿真與驗(yàn)證機(jī)制便于文檔管理易于了解和移植重用缺陷：不如圖形設(shè)計(jì)方式直觀較廣泛運(yùn)用的有3種：VHDL、Verilog HDL和AHDL.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法Ve

16、rilog HDLVHDL成為IEEE標(biāo)準(zhǔn)1995年1987年語法結(jié)構(gòu)比VHDL簡單語法結(jié)構(gòu)比較嚴(yán)格，模塊風(fēng)格比較清晰學(xué)習(xí)難易程度容易掌握較難掌握建模能力門級開關(guān)電路描述方面很強(qiáng)系統(tǒng)級抽象能力較強(qiáng)測試激勵(lì)模塊容易編寫適合由多人合作完成的特大型項(xiàng)目（一百萬門以上）。較多的第三方工具的支持仿真工具比較好用Verilog HDL 與VHDL的比較.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法VHDLVHSIC Hardware Description LanguageVHSICVery High Speed Integrated Circuits，甚高速集成電路硬件描畫言語。來源于美國軍方。1987年成為IEEE規(guī)范。全方位HDL，包括從系統(tǒng)到電路的一切設(shè)計(jì)層次。支持構(gòu)造、數(shù)據(jù)流邏輯和行為3種描畫方式的混合描畫。.數(shù)字系統(tǒng)的設(shè)計(jì)描畫方法特點(diǎn) 1數(shù)據(jù)類型豐富規(guī)范數(shù)據(jù)類型：不僅有整數(shù)、布爾、字符、字符串等數(shù)據(jù)類型，還有位型Bit、位矢量型Bit-Vect