集成電路課程設(shè)計(jì)CMOS二輸入與門

1、武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)課程設(shè)計(jì)任務(wù)書學(xué)生姓名：王偉 專業(yè)班級：電子1001班指導(dǎo)教師：劉金根 工作單位：信息工程學(xué)院題目：基于CMOS的二輸入與門電路初始條件：計(jì)算機(jī)、Cadence軟件、L-Edit軟件要求完成的主要任務(wù):(包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說明書撰 寫等具體要求)1、課程設(shè)計(jì)工作量：2周2、技術(shù)要求：(1)學(xué)習(xí)Cadence IC軟件和L-Edit軟件。(2)設(shè)計(jì)一個(gè)基于CMOS的二輸入的與門電路。(3)利用Cadence和L-Edit軟件對該電路進(jìn)行系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和版 圖設(shè)計(jì)，并進(jìn)行相應(yīng)的設(shè)計(jì)、模擬和仿真工作。3、查閱至少5篇參考文獻(xiàn)。按武漢理工大學(xué)課程設(shè)

2、計(jì)工作規(guī)范要求 撰寫設(shè)計(jì)報(bào)告書。全文用 A4紙打印，圖紙應(yīng)符合繪圖規(guī)范。時(shí)間安排：2013.11.22布置課程設(shè)計(jì)任務(wù)、選題；講解課程設(shè)計(jì)具體實(shí)施計(jì)劃與課程 設(shè)計(jì)報(bào)告格式的要求；課程設(shè)計(jì)答疑事項(xiàng)。2013.11.25-11.27學(xué)習(xí)Cadence IC和L-Edit軟件，查閱相關(guān)資料，復(fù)習(xí)所 設(shè)計(jì)內(nèi)容的基本理論知識(shí)。2013.11.28-12.5對二輸入與門電路進(jìn)行設(shè)計(jì)仿真工作，完成課設(shè)報(bào)告的撰 寫。2013.12.6提交課程設(shè)計(jì)報(bào)告，進(jìn)行答辯。指導(dǎo)教師簽名：系主任(或責(zé)任教師)簽名:武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)目錄摘要 2 TOC o 1-5 h z 緒論, 3 HYPERLINK l

3、bookmark22 o Current Document 一、設(shè)計(jì)要求4 HYPERLINK l bookmark24 o Current Document 二、設(shè)計(jì)原理4 HYPERLINK l bookmark28 o Current Document 三、設(shè)計(jì)思路4 HYPERLINK l bookmark30 o Current Document 非門電路4 HYPERLINK l bookmark34 o Current Document 二輸入與非門電路6 HYPERLINK l bookmark36 o Current Document 二輸入與門電路8 HYPERLINK l

4、 bookmark38 o Current Document 四、二輸入與門電路設(shè)計(jì) 9 HYPERLINK l bookmark40 o Current Document 原理圖設(shè)計(jì)9 HYPERLINK l bookmark42 o Current Document 仿真分析10 HYPERLINK l bookmark44 o Current Document 生成網(wǎng)絡(luò)表13 HYPERLINK l bookmark46 o Current Document 五、版圖設(shè)計(jì):20PMOS管版圖設(shè)計(jì) .20NMOS管版圖設(shè)計(jì) .22與門版圖設(shè)計(jì) . -23總版圖DRC檢查及SPC文件的生成

5、25六、心得體會(huì) 28七、參考文獻(xiàn) , , 29八、附錄 .30武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)摘要本文從設(shè)計(jì)到仿真以及后面的版圖制作等主要用到了Cadence IC軟件和L-Edit軟件等。設(shè)計(jì)的題目是基于 CMOS勺二輸入與門電路，電路設(shè)計(jì)的思路 是使用一個(gè)二輸入的與非門加一個(gè)反相器來實(shí)現(xiàn)二輸入與門的功能，其中電路 設(shè)計(jì)部分用的是 Cadence IC軟件，仿真部分主要做的是時(shí)序仿真，后面的版 圖制作用的是L-Edit軟件，由于版圖制作只使用了一個(gè) L-Edit軟件，所以版 圖完成之后只做了一個(gè)基本的 DRC僉查。關(guān)鍵詞：CMOS1電路、與非門、非門、與門AbstractIn this p

6、aper, from design to production simulation and the back of the map, mainly use the Cadence IC software and L - Edit software, etc. Design the topic is based on CMOS two input and gate, circuit design train of thought is to use a two input nand gate and an inverter to realize the input and the functi

7、on of the door, the circuit design part with Cadence IC software, main do is timing simulation, simulation of the back of the map production using L - Edit software, due to the map making only USES a L - Edit software, so the layout is completed only done a basic DRC check.Keywords: CMOS gate, NAND

8、gate, NOT gate, AND gate武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)緒論隨著微電子技術(shù)的快速發(fā)展，人們生活水平不斷提高，使得科學(xué)技術(shù)已融 入到社會(huì)生活中每一個(gè)方面。而對于現(xiàn)代信息產(chǎn)業(yè)和信息社會(huì)的基礎(chǔ)來講，集 成電路是改造和提升傳統(tǒng)產(chǎn)業(yè)的核心技術(shù)。隨著全球信息化、網(wǎng)絡(luò)化和知識(shí)經(jīng) 濟(jì)浪潮的到來，集成電路產(chǎn)業(yè)的地位越來越重要，它已成為事關(guān)國民經(jīng)濟(jì)、國 防建設(shè)、人民生活和信息安全的基礎(chǔ)性、戰(zhàn)略性產(chǎn)業(yè)。集成電路有兩種。一種是模擬集成電路。另一種是數(shù)字集成電路。從制造 工藝上可以將目前使用的數(shù)字集成電路分為雙極型、單極型和混合型三種。而在數(shù)字集成電路中應(yīng)用最廣泛的就是 CMOS成電路，CMO集

9、成電路出現(xiàn)于20 世紀(jì)60年代后期，隨著其制造工藝的不斷進(jìn)步， CMO也路逐漸成為當(dāng)前集成 電路的主流產(chǎn)品。本課程設(shè)計(jì)講的是數(shù)字集成電路版圖設(shè)計(jì)的基本知識(shí)。然而 在數(shù)字集成電路中CMOS電路的制作是非常重要的。本文便是討論的CMOS 門電路的設(shè)計(jì)仿真及版圖等的設(shè)計(jì)。版圖(Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一 系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物 理信息。集成電路制造廠家根據(jù)版圖來制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則， 這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有 不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，

10、才能開始設(shè)計(jì)。版 圖在設(shè)計(jì)的過程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多 集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能，L-Edit軟件的的版圖設(shè)計(jì)軟件幫助 設(shè)計(jì)者在圖形方式下繪制版圖。對于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行：(1)劃分 為了將處理問題的規(guī)模縮小，通常把整個(gè)電路劃分成若干個(gè) 模塊。(2)版圖 規(guī)劃和布局是為了每個(gè)模塊和整個(gè)芯片選擇一個(gè)好的布圖方 案。(3)布線 完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。(4)壓縮 是布線完成后的優(yōu)化處理過程，他試圖進(jìn)一步減小芯片的面武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)一、設(shè)計(jì)要求1、要求：用MO端件來設(shè)計(jì)二輸入與門電路。2、內(nèi)容

11、：用Cadence軟件進(jìn)行電路原理圖的繪制，生成網(wǎng)絡(luò)表并進(jìn)行交直流 分析及瞬態(tài)分析。3、用L-Edit軟件進(jìn)行電路版圖的制作及DRC勺檢查。:、設(shè)計(jì)原理二輸入與門有兩個(gè)輸入端 A和B以及一個(gè)輸出端Q,只有當(dāng)A端和B端同時(shí)為高電平時(shí)輸出才為高電平，否則輸出都為低電平，即Q=AB o與門的電路符號和真值表如圖1所示:圖1與門邏輯符號和真值表由于此次是用CMO管構(gòu)建的二輸入與門，而CMO管的基本門電路有非門、 與非門、或非門等，所以要想實(shí)現(xiàn)用 CMOS1搭建出二輸入與門電路，由關(guān)系 式QaB=AB可知可以用一個(gè)二輸入與非門和一個(gè)非門連接，這樣就可以實(shí)現(xiàn) 一個(gè)二輸入與門的電路。本次設(shè)計(jì)就是用一個(gè)二輸入

12、與非門加一個(gè)非門從而實(shí) 現(xiàn)了二輸入與門的功能三、設(shè)計(jì)思路3.1非門電路CMOSE門即反相器是由一個(gè) N管和一個(gè)P管組成的，P管源極接Vdd, N 管源極接GND若卒&入IN為低電平，則P管導(dǎo)通，N管截止，輸出OUT為高電武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)平。若輸入IN為高電平，則N管導(dǎo)通，P管截止，輸出OUTM氐電平。從而該電路實(shí)現(xiàn)了非的邏輯運(yùn)算，構(gòu)成了 CMO取相器。CMO咬相器的電路圖如下圖2所示.圖2 CMOS反相器電路圖當(dāng) Ui=UIH = VDD,VTNt通,VTP截止,Uo =Uol = 0V產(chǎn)口口I當(dāng) Ui= UIL=0V時(shí),VTN截止,VTP導(dǎo)通,UO = UOHkVDD低電平輸

13、出特性當(dāng)輸出為低電平時(shí)，即v=Vol時(shí)，反相器的P溝道管截止、N溝道管導(dǎo)通, 工作狀態(tài)如圖3所示，低電平輸入特性如圖4所示。 心口口圖3 CMOS5相器的低電平輸出狀態(tài)Vol.武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)圖4 CMOSJ相器的低電平輸出特性(2)高電平輸出特性當(dāng)輸出為高電平時(shí)，即Vo=Vo時(shí)，反相器的N溝道管截止、P溝道管導(dǎo)通, 工作狀態(tài)如圖5所示，低電平輸入特性如圖6所示。圖5 CMOSJ相器的高電平輸出狀態(tài)二- -口口15V 10V Vdd = 5VO Foh圖6低電平輸入特性還有就是CMO電路的優(yōu)點(diǎn)：(1)微功耗。CMO也路靜態(tài)電流很小，約為納安數(shù)量級。(2)抗干擾能力很強(qiáng)。輸入噪聲

14、容限可達(dá)到 VDD/2(3)電源電壓范圍寬。多數(shù) CMO&L路可在318V的電源電壓范圍內(nèi)正 常工作。(4)輸入阻抗高。(5)負(fù)載能力強(qiáng)。CMOSL路可以帶50個(gè)同類門以上。(6)邏輯擺幅大(低電平0V,高電平VDD )二輸入與非門電路二輸入CMO的非門電路，其中包括兩個(gè)個(gè)串聯(lián)的N溝道增強(qiáng)型MOST和武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)兩個(gè)個(gè)并聯(lián)的P溝道增強(qiáng)型MOS%每個(gè)輸入端連到一個(gè)N溝道和一個(gè)P溝道 MOSt的柵極。當(dāng)輸入端 A、B中只要有一個(gè)為低電平時(shí)，就會(huì)使與它相連的 NMO籬截止，與它相連的PMO籬導(dǎo)通，輸出為高電平；僅當(dāng)A、B全為高電平 時(shí)，才會(huì)使兩個(gè)個(gè)串聯(lián)的NMOS1都導(dǎo)通，使兩個(gè)個(gè)

15、并聯(lián)的PMOST都截止，輸 出為低電平。設(shè)計(jì)電路圖如下圖 7所示：圖7 CMOSf非門電路二輸入與非門電路的邏輯符號和真值表如下圖 8所示:圖8ABQ001011101110如上圖7中所示，設(shè)CMO管的輸出高電平為“ 1”，低電平為“0”，圖中 T2、T4為兩個(gè)串聯(lián)的NMOSt, T1、T3為兩個(gè)并聯(lián)的PMOSF,每個(gè)/&入端（A 或B）都直接連到配對的NMOS1（驅(qū)動(dòng)管）和PMOS負(fù)載管）的柵極。當(dāng)兩 個(gè)輸入中有一個(gè)或一個(gè)以上為低電平“ 0”時(shí)，與低電平相連接的NMOS1仍截 止，而PMOST導(dǎo)通，使輸出Y為高電平，只有當(dāng)兩個(gè)輸入端同時(shí)為高電平“1” 時(shí)，T2、T4管均導(dǎo)通，T1、T3管都截

16、止，輸出Y為低電平。由以上分析可知，該電路實(shí)現(xiàn)了邏輯與非功能，即丫=而。武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)二輸入與門電路在本次設(shè)計(jì)中，二輸入 CMO的門電路是由一個(gè)二輸入 CMOS1非門電路 和一個(gè)非門（反相器）組成，其中二輸入與非門包括兩個(gè)個(gè)串聯(lián)的N溝道增強(qiáng)型MOST和兩個(gè)個(gè)并聯(lián)的P溝道增強(qiáng)型MOST,而反相器是由一個(gè)N管和一個(gè) P管組成的。二輸入與非門的輸出即為反相器的輸入，A、B輸入端連到一個(gè)N溝道和一個(gè)P溝道MOST的柵極，輸出極Q為反相器的輸出端。當(dāng)輸入端A、B 中只要有一個(gè)為低電平時(shí)，與非門部分就會(huì)使與它相連的NMOS!截止，與它相連的PMOST導(dǎo)通，輸出為高電平，從而使反相器的輸入

17、為高電平，使反相 器的NMOS!導(dǎo)通PMOST截止，使反相器輸出即 Q端輸出低電平；僅當(dāng)A、B 全為高電平時(shí)，才會(huì)使與非門部分的兩個(gè)串聯(lián)的NMOST都導(dǎo)通，使兩個(gè)個(gè)并聯(lián)的PMOST者B截止，輸出為低電平進(jìn)而使反相器部分的 PMOST導(dǎo)通NMOSI 截止，使輸出端Q輸出高電平，這樣也就實(shí)現(xiàn)了二輸入與門的功能。設(shè)計(jì)電路 圖如下圖8所示：UbnakTMbrukl與門電路的邏輯符號和真值表如上文的圖1中所示。武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)四、二輸入與門電路設(shè)計(jì)4.1原理圖設(shè)計(jì)首先打開 Cadence16.5選擇其中的Design Entry CIS 子軟件，在彈出的窗口中選擇orCAD Captur

18、e CIS ,如下圖9所示:Please select the suite from which lo check out the OrCAD CapUre feature:OrCAD_Capture_CI S_option with OrCAD EE Dsigner Plu?Q_aD_D3PtijrE_US_ciptiu的 Mth DrCAD PCB 0已享目忖即 Stand.OrCAD Capture CISAllegro Design Entry CISAllegro PUB Design CIS LAllegro PCB Librarian XLAllegro PCB Design C

19、IS XL legacy)Allegro PCB Design CIS GXL (legacyOrCAD PCB Designer Standard口 Use 苗 defauft圖9軟件選擇進(jìn)入工作界面之后在菜單欄中選擇File按鈕然后選擇New選項(xiàng)下面的子選項(xiàng)Project來建立新的工程，如下圖10所示：圖10新建工程文件武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)點(diǎn)擊O后就能進(jìn)入工作界面，如下圖11所示:n/ - ISCBEUEICI = FKE1ILb ar E酎 1B BS!% A f im. Qf I iani f n j 1 |1.立旦旦包上_“4*3%,HodA.V口 Fl. % L后 Q

20、IfaEi ldcnr44i7由0 &點(diǎn)擊菜單欄中的Place按鈕選擇Part選項(xiàng)調(diào)出元件庫，然后點(diǎn)擊右邊Liorartes:AI4AL0G gRE/OLITDesign CacheSOURCEAdd Library中的處加載需要用到的一些元件庫。從組件庫引用模塊：編輯反相器電路會(huì)利用到NMOSPMOSVdd與Gnd這4個(gè)模塊，所以要從組件庫中復(fù)制 NMOS, PMOS, Vddf Gnd這4個(gè)模塊到文件，并在PAGE褊輯畫面中引用。最后畫女？的電路原理圖如下圖 12中所示:hBMbmkP1-l，E*酬的41TD-Q TR. iO.-iijS tf工q餐巾 W 雪 3&T3FR m 40H信口

21、圖12二輸入與門電路原理圖10武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)4.2仿真分析電路原理圖畫好之后接下來便是仿真分析了, Cadence軟件提供了直流分 析、交流分析、瞬態(tài)分析和靜態(tài)工作點(diǎn)分析等四種分析模式。然而本次我們做 的是門電路，輸入輸出信號都是電平信號，研究的是輸入輸出信號隨時(shí)間的變 化關(guān)系，所以只需要做瞬態(tài)分析就行了。首先點(diǎn)擊菜單欄中的Pspice按鈕選擇New Simulation命令來新建一個(gè) 仿真文件，在NamM輸入仿真文件名，點(diǎn)擊 Creat后，在原來的工程文件夾 中就會(huì)自動(dòng)生成一個(gè)相應(yīng)名字的文件夾， 后面所做的仿真結(jié)果和工程均保存在 該文件夾下，如下圖13中所示圖13仿真文件建

22、立完成上面的操作之后，會(huì)彈出如下圖 14中所示的仿真參數(shù)設(shè)置窗口圖14仿真參數(shù)設(shè)置窗口11武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)在 Analysis type （分析類型）中我們選取 Time Domain （Transient ）（瞬 態(tài)分析），然后在后邊的起始時(shí)間和終止時(shí)間分別設(shè)置 0和300ms分析時(shí)間步 長設(shè)置為0.1ms。完成之后點(diǎn)確定。再在仿真工具欄中點(diǎn)擊圖標(biāo) 來進(jìn)行仿真。這樣又調(diào)出了 Pspice的界面，再點(diǎn)擊來加入觀測波形，如下圖15 中所示：fY| E5 X 回國1Add TraceransuMDU0113Sudaljcfi Oulpi.i M尚mHesEunctois oi Ma

23、cros：劉？習(xí) IPIPIMIMIN s ss s sTu JJ:dl.-g):$l:dl:OJ.$l:bl.:d-DI-5lt.-l.dl-gJ JI * d1 :rt2:2:2.生立士 ？J:4.4 a.r-b:mmmmmmmmmmmmm回酊的口PIVataqe-5 回2所惶 EEomwii N底爾MM祖 叵|山后乂505Subciicuii. Nodes123 vaiL3bies.luiedAndliog Oper-BlDrs AnduncCixis 7AKI) AFlCTANf | ATAN(| AVG( | AVGX.) cosn 0(1 00(11 ENVNWq. ENVMINi

24、rj DflPU G(| 3MG| I LUG。LDG1CK M( 2Tr-sceEKprEisiDn: V+|圖13仿真端口選擇界面最后出現(xiàn)的A輸入端的波形如下圖14中所示：圖14 A輸入端波形最后為了同時(shí)觀測到 A B輸入端和輸出端Q的波形，還能點(diǎn)擊Plot菜12武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)單下的Add Plot to Window 命令來增加窗口顯示的波形，最后加入B輸入口和Q輸出口后的波形如下圖15中所示：圖15輸入輸出端波形顯示從圖中可以看到只有當(dāng)A端口和B端口同時(shí)為高電平時(shí)輸出口 Q才為高電 平，否則輸出口 Q一直為低電平，波形顯示出電路符合與門電路的功能，即 Q=AB而且從圖

25、中還能看到輸出口 Q的波形中有一些分立線狀波形，這些是由 于A輸入端和B輸入端處在上升或者下降沿的時(shí)候雖然電平并不是標(biāo)準(zhǔn)的高電 平，但電壓并不為0,在仿真的時(shí)候軟件將這些電平統(tǒng)一作高電平處理，所以 才會(huì)出現(xiàn)一些分立的線狀波形存在。4.3生成網(wǎng)絡(luò)表電路仿真成功之后接下來就能生成網(wǎng)絡(luò)表了，點(diǎn)擊仿真界面左側(cè)的圖標(biāo)(View Simulation Output File )就能看到生成的網(wǎng)絡(luò)表，該電路的網(wǎng)絡(luò)表如下:* 12/21/13 23:02:10 * PSpice 16.5.0 (April 2011) * ID# 0*Profile:SCHEMATIC1-yumenD:cadenceproje

26、ctyumendianlu-pspicefilesschematic1yumen.sim 13武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)* CIRCUIT DESCRIPTION* Creating circuit file yumen.cir * WARNING: THIS AUTOMATICALLY GENERATED FILE MAY BE OVERWRITTEN BYSUBSEQUENT SIMULATIONSLibraries:Profile Libraries :Local Libraries :FromPSPICENETLISTsectionofE:CadenceSPB_16.5tools

27、PSpicePSpice.ini file:.lib nom.libAnalysis directives:.TRAN 0 300ms 0 0.1m.PROBEV(alias(*) I(alias(*)W(alias(*) D(alias(*) NOISE(alias(*).INC .SCHEMATIC”* INCLUDING SCHEMATIC * source YUMENDIANLU.EXTERNAL OUTPUT QMM1N00323 N00394 N00265 N00265 MbreakPMM2N00323 N00285 N00265 N00265 MbreakPMM3N00323 N

28、00285 N00351 0 MbreakNMM4N00351 N00394 0 0 MbreakNMM6Q N00323 0 0 MbreakN14武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)M_M5 Q N00323 N00265 N00265 MbreakPV_V1N00265 05VdcV_AN002850+PULSE 0 5 0 0.4us 0.5us 10ms 20msV_BN003940+PULSE 0 5 0 0.4us 0.5us 20ms 40ms* RESUMING yumen.cir *.END15武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)* 12/21/13 23:02:10 * PSpi

29、ce 16.5.0 (April 2011) * ID# 0*Profile:SCHEMATICI-yumenD:cadenceprojectyumendianlu-pspicefilesschematic1yumen.sim * MOSFET MODEL PARAMETERS*MbreakPMbreakNPMOSNMOSLEVEL 1L 100.000000E-06 100.000000E-06W 100.000000E-06 100.000000E-06VTO 0KP 20.000000E-06 20.000000E-06GAMMA 0PHI .6.6LAMBDA 0IS 10.00000

30、0E-15 10.000000E-15JS 0PB .8.8PBSW .8.816武漢理工大學(xué)集成電路軟件課程設(shè)計(jì) TOC o 1-5 h z CJ 00CJSW00CGSO00CGDO00CGBO00TOX 00XJ 00UCRIT 10.000000E+03 10.000000E+03DIOMOD 11VFB 00LETA 00WETA 00U0 00TEMP 00VDD 55XPART 0017武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)* 12/21/13 23:02:10 * PSpice 16.5.0 (April 2011) * ID# 0* Profile:SCHEMATIC1-yumen

31、” D:cadenceprojectyumendianlu-pspicefilesschematic1yumen.sim * INITIAL TRANSIENSOLUTION TEMPERATURE 27.000 DEGC*NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE NODEVOLTAGE(Q) 50.10E-09 (N00265) 5.0000 (N00285) 0.0000 (N00323)5.0000(N00351)-543.6E-09 (N00394) 0.0000VOLTAGE SOURCE CURRENTSNAME CURRENT18武漢理工大學(xué)集

32、成電路軟件課程設(shè)計(jì)V_V1-1.002E-11V_A0.000E+00V_B0.000E+00TOTAL POWER DISSIPATION 5.01E-11 WATTSJOB CONCLUDED19武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)* 12/21/13 23:02:10 * PSpice 16.5.0 (April 2011) * ID# 0*Profile:SCHEMATIC1-yumen” D:cadenceprojectyumendianlu-pspicefilesschematic1yumen.sim * JOB STATISTICS SUMMARY*Total job time (u

33、sing Solver 1) =.28五、版圖設(shè)計(jì)PMOSI版圖設(shè)計(jì)由于L-Edit軟件在進(jìn)行電路版圖設(shè)計(jì)之前首先得進(jìn)行元器件版圖的設(shè)計(jì)， 而在本次電路中用到的元器件有 PMOS!和NMOSF,所以在畫與門版圖之前首 先要先繪制好PMOS!和NMOST的版圖。(1)打開L-Edit 程序：L-Edit 會(huì)自動(dòng)將工作文件命名為 Layout1.tdb 并顯示在窗口的標(biāo)題欄上，如下圖 16中所示。(2)另存為新文件：選擇執(zhí)行File/Save As子命令，打開“另存為”對 話框，在“保存在”下拉列表框中選擇存貯目錄，在“文件名”文本框中輸入 新文件名稱，如Ex1。圖16 L-Edit 菜單欄20武

34、漢理工大學(xué)集成電路軟件課程設(shè)計(jì)(3)替換設(shè)置信息：用于將已有的設(shè)計(jì)文件的設(shè)定(如格點(diǎn)、圖層等)應(yīng) 用于當(dāng)前的文件中。選擇執(zhí)行 File/Replace Setup子命令打開對話框，單擊“ From File ”欄填充框的右側(cè)的 Browser按鈕，選擇 X: Ledit1.1SamplesSPRexample1lights.tdb 文件，如下圖 17所示，單擊 OK 就將lights.tdb文件中的格點(diǎn)、圖層等設(shè)定應(yīng)用在當(dāng)前文件中。圖17替換設(shè)置信息窗口設(shè)置好這些之后其它的都選擇系統(tǒng)默認(rèn)的值就行， 然后就可以開始元件版 圖的繪制了。首先繪制 PMOS?的N Well層，在Layers面板的下拉

35、列表中選 取N Well選項(xiàng)，再從Drawing工具欄中選擇按鈕，在 CellO編輯窗口畫出橫 向24格縱向15格的方形即為N Well ,如圖18中所示。:II,zzh H?.-.,.?，,.hz ，,.V .:% w,.,. wf-ggwgh 李ffigm尹 -(Ir-.1，).h1l. .*1.、. ri.fII 一出荏越延遂三簽遂工L -I，.、!1.，, FlR Um :、:;ZE:2;:廝:-:;-:F gf!. .; s“, ./?%:著:! .%. . .工 I.:, . 蛉典三七超超盤費(fèi)浮 -.?,.f,.?-.y,11,.zf,ly-.r,lyxy,.皿!. 1:/.MII

36、“T-sr*%.:. f.III，r:!* .I,圖18 L-Edit工作窗口21武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)畫好N Well層之后然后再繼續(xù)按照規(guī)則一步步繪制好 Active層、P Select 層、Ploy層、Active Contact 層、Metall層等，每設(shè)計(jì)好一層并將其擺放到 規(guī)定的位置，然后進(jìn)行一次 DRC僉查，確認(rèn)是否有錯(cuò)誤，一切都無誤之后就能 保存了，制作好的PMO板圖如圖19中所示。二 na -m; IA-.?-。-n*,!.J u.-:,.dJ 的加師必力(二Mt mHl.wL:JTiTS s._rl I.?JJl.-!-IJ(-.matl-.I.- “匕二 7-J

37、.l.;J、(二匕EF 二匕-Jz Z，r二二，;二1,|二，.1，工,|_。，心 .-，卜 一”，I.:“二二二，I:1，？m，wm”I1-1，GM r-:l.,l.;.,.!:;r-.:?.1i,.*.I *- te ThB4-TB Jk E:卬.?-.2 j Br-I-I:.1_! I，-. -.?1 rrr r-lrl-l-l1r- 二工二斤n彳muffrt s-m ?;Ir-s-.-.，,1I，？=，j =-，-.,二二 c二二,獷1.：,|.一,J七二-fi-.z-m J-ITE .7 d Bln T rd 二s n圖19 PMOSff版圖NMOST版圖設(shè)計(jì)在PMOSI設(shè)計(jì)好并保存

38、之后就能開始繪制 NMOST的版圖了，新建NMOS 單元：選擇Cell/New 命令，打開Create NewCell對話框，在其中的 Newcell name欄中/U入nmos單擊OKR鈕。繪制NMOSI元：根據(jù)繪制 PMO卸元的過程，依次繪制 Active圖層、N Select圖層、Ploy圖層、Active Contact圖層與Metal1圖層，完成后的NMOS 單元如圖20中所示。其中，Active寬度為14個(gè)柵格，高為5個(gè)柵格；Ploy 寬為2個(gè)柵格，高為9個(gè)柵格；N Select寬為18個(gè)柵格，高為9個(gè)柵格；兩 個(gè)Active Contact的寬和高皆為2個(gè)柵格；兩個(gè)Metal1的

39、寬和高皆為4個(gè)柵-I吧r-iKA;.:- .:T“V1%: .idmmm . .-:,*.* .屯:-:|-:.-w .,:.一 I il SI I I I 1 I I ，：.二 n - i 二J 、 r-下r-.-,.-JJ .1.1.-L營營圖20 NMOSt版圖22武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)與門版圖設(shè)計(jì)在前兩步中分別已經(jīng)做好了 PMO和NMO籬的版圖設(shè)計(jì)，接下來就能開 始進(jìn)行與門版圖的搭建和連線了。啟動(dòng)L-Edit程序，將文件另存為EX2,將文件lights.tdb應(yīng)用在當(dāng)前的文件中，設(shè)定坐標(biāo)和柵格。復(fù)制單元：執(zhí)行 Cell/Copy命令，打開Select Cell to Copy

40、 對話框，將 Exl.tdb中的nmos單元和pmos單元復(fù)制到Ex2.tdb文件中。引用 nmos和 pmos單元:執(zhí)行 Cell/Instance 命令，打開 Select Cell to Instance對話框，選才? nmos單元單擊OK按鈕，可以在編輯畫面出現(xiàn)一個(gè) nmos 單元；再選擇pmos單元單擊 OK在編輯畫面多出一個(gè)與 nmos重疊的pmos單 元，可以用Alt鍵加鼠標(biāo)拖曳的方法分開 pmos和nmos如圖21中所示。15 os ccont act nt db*圖21元件引用由于本次繪制與門電路需要用到 3個(gè)PMOS1和3個(gè)NMOSF,所以上步中 的引用pmosffi nm

41、os單元分別需要進(jìn)行三次，然后再進(jìn)行元器件之間的電路連 接。連接pmos和nmos的漏極：由于反相器pmos和nmos的漏極是相連的，可 利用Metal1將nmos與pmos的右邊擴(kuò)散區(qū)有接觸點(diǎn)處相連接，繪制出 Metal1 寬為4個(gè)柵格、高為11個(gè)柵格，進(jìn)行電氣檢查，沒有錯(cuò)誤，如圖 22中所示。23武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)口 QdP0 BEC tna-rs foimdhlieDL Df capplet ts I Cl5e croffess di-aloc - Ska* Sijm-ury |*por tEltpacd tine： L sec.Es.tLn-LtAd tsni4 r電ih

42、eiEdxg. 0 s*c.T ceof str? fl-tEs cltecktd.97 rulbE Mil *f 97 coriplatfid. (IOQX)h DKC Froercss父親Ks蒸二；I:-:-:5:-:.-:.:-:-:. :;:?:y.&K.:-.-:K:?:.ww.m營SEI 速公 , 7旗mfew皆工+彳SR，一與落-I:-:5Ifc度承 密姿 Rd 三部二 y N 罰產(chǎn) .圖22版圖DR臉查按照電路原理圖一步一步將所有的線路都連接好，然后再標(biāo)出Vdd GND節(jié)點(diǎn)以及輸入輸出端口 A、R Q等節(jié)點(diǎn)。例如標(biāo)注Vdd和GNDP點(diǎn)的方法是單 擊插入節(jié)點(diǎn)圖標(biāo)，再到繪圖窗口中用

43、鼠標(biāo)左鍵拖曳出一個(gè)與上方電源線重疊的 寬為39柵格、高為5個(gè)柵格的方格后，將自動(dòng)出現(xiàn) Edit Object(s) 對話框， 在“ Od框的下拉列表中選擇 Metal1 ,如圖22中所示。在Port name欄內(nèi)鍵 入Vdd,在Text Alignment選項(xiàng)中選擇文字相對于框的位置的右邊。然后單擊“確定”按鈕。用同樣的方式標(biāo)出 GND A B以及QEdiit Oib j cc (siXQel Imst*ir. ; gdsiiBaxes I Fp1votls | Wires | Circles | Pi e Wedges ； Tori P OT-t K- LI J I Rulms I Xus

44、-t csTC*ll P u r t ci-=Fort |WdTsct.I?. 500 T Lmbd#AboveT| Hoi- i x ozit. L jLLe Cental： Ki ghiBelowit op air t i e e圖22輸入輸出節(jié)點(diǎn)設(shè)置24武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)放好上面的所有節(jié)點(diǎn)標(biāo)號之后最整個(gè)二輸入與門電路的版圖就算做好了，接下來再進(jìn)行單元名稱的修改。執(zhí)行 Cell/Rename Cell命令，打開Rename CellCell0對話窗口，將cell名修改為yumen。最后畫好的完整版圖如下圖 23中所圖23二輸入與門電路版圖總版圖DRC僉查及SPC文件的生成版圖

45、畫好之后接下來就是做總版圖 DRC ERC LVS檢查以及SPCC件的生成，由于本次設(shè)計(jì)是用的Cadence軟件做的電路原理圖設(shè)計(jì)，而版圖設(shè)計(jì)是用 的L-Edit軟件，所以無法做LVS檢查，同時(shí)由于L-Edit軟件只提供了 DR% 查，所以本次設(shè)計(jì)只做DRC僉查。選擇 Tools/DRC 命令，打開 Design Rule Check對話框，選中 Write errors to files復(fù)選框?qū)㈠e(cuò)誤項(xiàng)目記錄到y(tǒng)umen.drc文件或自行取文件名，單擊“確 定”按鈕，進(jìn)行設(shè)計(jì)規(guī)則檢查，結(jié)果如圖 24中所示DBC Irror Vavigaitar%?次欄照同X pcrrg | yunm , 中

46、No DRC errors to dsptay.Run DRC to find rule violations and display them here.圖24二輸入與門版圖DRC僉查25武漢理工大學(xué)集成電路軟件課程設(shè)計(jì)從圖28中可以看到，整個(gè)與門電路的版圖DRO有錯(cuò)誤，然后接下來就能生成SPCC件了。執(zhí)行Tools/Extract 命令或單擊圖標(biāo)，打開 Extract對話框，在Extract definition file 欄 內(nèi) 選 擇 X:Ledit11.1SamplesSPRexample1lights.ext 文件，如圖 25 所示。圖25 SPC文件設(shè)置界面選擇Output標(biāo)簽頁，在“ Comments欄中，選擇 Write nodes name項(xiàng)， 在“Write nodes and devices as ”欄內(nèi)選中Name頤，即設(shè)定輸出節(jié)點(diǎn)以名 字出現(xiàn)，并在 SPICE include statement 欄內(nèi)輸入 “ .include X: Tspice81modelsm12_125.md ”，然后單擊 Run按鈕，即可提取 yumen.spc文 件，執(zhí)行File/Open命令，打開yumen.spc文件。最后與門電路的SPCi件如 下：Circuit Extracted by Tanner Researchs