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1、現(xiàn)代(xindi)計算機組成原理 潘 明 潘 松 編著(binzh) 科學(xué)出版社 共二十頁第1章 概 述 1.1 現(xiàn)代(xindi)計算機組成原理課的任務(wù) 圖1-1 計算機專業(yè)基本(jbn)課程體系簡圖 共二十頁第1章 概 述 1.1 現(xiàn)代計算機組成(z chn)原理課的任務(wù) 1.1.1問題(wnt)的提出 1、缺失CPU硬件設(shè)計這一重要內(nèi)容 2、自主創(chuàng)新能力培養(yǎng)與訓(xùn)練方面的課程內(nèi)容偏少 共二十頁第1章 概 述 1.1 現(xiàn)代(xindi)計算機組成原理課的任務(wù) 1.1.2探索(tn su)解決問題的方法 1與國際接軌 2含有符合現(xiàn)代工程設(shè)計技術(shù)的CPU設(shè)計內(nèi)容 3創(chuàng)造能力的培養(yǎng) 4增加了有關(guān)現(xiàn)
2、代計算機組成的新知識點 共二十頁第1章 概 述 1.2 EDA技術(shù)(jsh) 1.1.2探索(tn su)解決問題的方法 EDA (Electronic Design Automation) 作為EDA技術(shù)最終實現(xiàn)目標的ASIC,可以通過2種途徑來完成 。超大規(guī)??删幊踢壿嬈骷?半定制或全定制ASIC 共二十頁第1章 概 述 1.3 FPGA器件(qjin) 圖1-2 基本PLD器件(qjin)的原理結(jié)構(gòu)圖 共二十頁第1章 概 述 1.3 FPGA器件(qjin) 1.3.1 FPGA的發(fā)展(fzhn)歷程 20世紀 70年代 PROM和PLA器件 70年代末 PAL器件 80年代初 GAL器
3、件 80年代中期 FPGA器件 80年代末 CPLD器件 90年代后 大規(guī)模FPGA器件 共二十頁第1章 概 述 1.3 FPGA器件(qjin) 1.3.2 Cyclone 系列(xli) FPGA Cyclone與Cyclone II系列器件 FPGA系列 Cyclone器件的可編程資源主要來自邏輯陣列塊(LAB),而每個LAB都是由多個LE(Logic Element)來構(gòu)成。 在Cyclone器件中所含的嵌入式存儲器由數(shù)十個M4K的存儲器塊構(gòu)成。 共二十頁第1章 概 述 1.4 VHDL 硬件(yn jin)描述語言 硬件(yn jin)描述語言 HDL(Hardware Descri
4、ption Language) 常見的HDL VHDL Verilog HDL SystemVerilog SystemC VHSIC(Very High Speed Integrated Circuit)Hardware Description Language 共二十頁第1章 概 述 1.5 EDA設(shè)計(shj)流程 圖1-3 應(yīng)用于FPGA的EDA開發(fā)(kif)流程 共二十頁第1章 概 述 1.5 EDA設(shè)計(shj)流程 1. 編輯(binj)輸入(Editting) (1)原理圖輸入。 (2)狀態(tài)圖輸入。 (3)波形圖輸入。 (4)HDL文本輸入。 共二十頁第1章 概 述 1.5 E
5、DA設(shè)計(shj)流程 2. 綜合(zngh)(Synthesis) 將電路的高級語言(如行為描述)轉(zhuǎn)換成低級的,可與器件基本結(jié)構(gòu)相映射的網(wǎng)表文件,或電路連接圖。 與軟件語言的編譯(Compilation)不同,由HDL綜合出的電路結(jié)構(gòu)不是惟一的,并且綜合的優(yōu)化也不是單純的或一個方向的。為達到速度、面積(邏輯資源)、性能的要求,往往需要對綜合加以約束,稱為綜合約束,包括速度約束、面積約束、性能約束等。 共二十頁第1章 概 述 1.5 EDA設(shè)計(shj)流程 3. 適配(Fitting) 適配器 結(jié)構(gòu)綜合器 將由綜合器產(chǎn)生(chnshng)的網(wǎng)表文件配置于指定的目標器件中,使之產(chǎn)生(chnsh
6、ng)最終的下載文件,如JEDEC、Jam格式的文件。 共二十頁第1章 概 述 1.5 EDA設(shè)計(shj)流程 讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進行模擬,以驗證設(shè)計,排除錯誤。 仿真(1)時序(sh x)仿真。 (2)功能仿真。 4. 時序仿真與功能仿真 (Timing Simulation and Functional Simulation)共二十頁第1章 概 述 1.5 EDA設(shè)計(shj)流程 5. 編程下載(xi zi)(Programming) 把適配后生成的下載或配置文件,通過編程器或編程電纜向FPGA進行下載,以便進行硬件調(diào)試和驗證。 6. 硬件測試(Hardw
7、are Debugging) 將含有載入了設(shè)計的FPGA的硬件系統(tǒng)進行統(tǒng)一測試 共二十頁第1章 概 述 1.6 Quartus II簡介(jin ji) 圖1-4 Quartus II設(shè)計(shj)流程 共二十頁第1章 概 述 1.7 CISC和 RISC 處理器 1復(fù)雜(fz)指令系統(tǒng)計算機CISC 特點 指令系統(tǒng)復(fù)雜龐大 目標(1)面向目標程序優(yōu)化。 (2)面向高級語言和編譯程序優(yōu)化。 (3)面向操作系統(tǒng)的優(yōu)化。 問題(1)20與80規(guī)律。 (2)VLSI技術(shù)發(fā)展迅速引起的問題。 (3)軟硬件的功能分配問題。 共二十頁第1章 概 述 1.7 CISC和 RISC 處理器 2精簡指令集計算機
8、RISC RISC設(shè)計方案是針對指令執(zhí)行的 “微程序控制方式”提出來的改進(gijn)方案。 主要目的 提高“性能/價格比” 大多數(shù)指令在單周期內(nèi)完成、采用LOADSTORE結(jié)構(gòu)、硬布線控制邏輯、減少指令和尋址方式的種類、 固定的指令格式、注重編譯的優(yōu)化。面向寄存器結(jié)構(gòu)、重視提高流水線的執(zhí)行效率、 重視優(yōu)化編譯技術(shù)。 特點共二十頁第1章 概 述 1.8 FPGA在現(xiàn)代(xindi)計算機領(lǐng)域中的應(yīng)用 FPGA技術(shù)含量正以驚人的速度上升。電子類的新技術(shù)項目的開發(fā)更多地依賴于FPGA技術(shù)的應(yīng)用,特別是隨著HDL等硬件描述語言綜合工具功能和性能的提高(t go),計算機中許多重要的元件,包括CPU,都用硬件描述語言來設(shè)計和表達,許多微機CPU,硬核嵌入式系統(tǒng)(如ARM、MIPS)、軟核嵌入式系統(tǒng)(如NiosII),大型CPU,乃至整個計算機系統(tǒng)都用FPGA來實現(xiàn) 。共二十頁內(nèi)容摘要現(xiàn)代計算機組成原理。Cyclone器件的可編程資源主要(zhyo)來自邏輯陣列塊(LAB),而每個LAB都是由多個LE(Logic Element)來構(gòu)成。在Cyclone器件中所含的嵌入式存儲器由數(shù)十個M4K的存儲器塊構(gòu)成。將電路的高級語言(如行為描述)轉(zhuǎn)換成低級的,可與器件基本結(jié)構(gòu)相映射的網(wǎng)表文件,或電路連接圖。與軟件語言的編譯(Compi
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