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1、數(shù)字電路組合邏輯電路設計設計一個多通道數(shù)據(jù)分時傳送系統(tǒng)。提示：多通道數(shù)據(jù)分時傳送系統(tǒng)原理是，通過數(shù)據(jù)選擇器將并行數(shù)據(jù)分時一一送出，再通過 數(shù)據(jù)分配器（用譯碼器實現(xiàn)）將接收到的串行數(shù)據(jù)分配到其各個相應的輸出端口，從而恢復原 來的并行數(shù)據(jù).數(shù)據(jù)分配器選用74 154,為416線譯碼器，數(shù)據(jù)選擇器選用74 151A,為 8選1數(shù)據(jù)選擇器。具體要求：1）列出真值表；2）畫出邏輯圖；3）試用Verilog HDL進行仿真；1、真值表設原并行數(shù)據(jù)為0010 0100 0011 1110輸入輸出A3A2A1A0F0F1F2F3F4F5F6F7F8F9F10F11F12F13F14F1500000*0001*

2、0*0010*1*0011*0*0100*0*0101*1*0110*0*0111*0*1000*0*1001*0*1010*1*1011*1*1100*1*1101*1*1110*1*1111*02、邏輯圖3、Verilog HDL 仿真波形圖：（此時輸入為：0010 0100 0011 1110）Interval:20.0 ns60. 0 ns18.533 gV：dlue18.53Pointer:英N：=jrieA3涔1A2暗羅Al3虹I%矽4F0T整5Fl36F2踏TF3枝弓F4咬9F5假10F&_/ 11FT_/ 12F8涉1-3F9_/ 14F10降15Fll_/ 16F12、3 17F13略18F1

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