數(shù)字集成電路設(shè)計要點

1、數(shù)字IC流程:RTLdesignandsimulationDCsynthesisAPR（AutoPlaceandRoute）PTtiminganalysisPhysicalVerification采用工具：vi（輸入），gcc（c模型）Modelsim（Questasim）/VCS/IUS/iverilog/Verdi（仿真、調(diào)試）DC（綜合）FM（形式驗證）Astro（后端物理實現(xiàn)）將換為ICC，已初步實現(xiàn)，未細檢查，僅作參考PT（時序分析）IC5141Calibre（后端驗證）硬件一般要分為兩部分：1wishbone接口，解決通信問題2核心功能模塊，真正實現(xiàn)功能Wishbone互連:1點到

2、點方式，單獨測試IP核時常用，或者片外互連共享總線方式交叉互連結(jié)構(gòu)構(gòu)建SoC系統(tǒng)時采用；需要選擇交叉互連模塊：wb_conmax、wb_conbus、tc_top等PDK：ProcessDesignKitDC綜合與時序約束RTL（RegisterTransferLevel）TCL：ToolCommandLanguageTk：ToolKit綜合工具:FPGASynplify/DCFPGA/Xilinx/AlteraASICsynopsys:DC（主流，事實標準）cadence:BuildGates/PKS/RCDC:DesignCompilerPKS:PhysicallyKnowledgeabl

3、eSynthesisRC:RTLcompilersdc:synopsysdesignconstraints約束sdf:standarddelayformat版式綜合三階段:翻譯/轉(zhuǎn)換（此階段工藝無關(guān)）優(yōu)化優(yōu)化與映射同時進行映射（此階段工藝相關(guān)）將功能映射到目標工藝庫上DC基本流程:讀入設(shè)計設(shè)置約束執(zhí)行綜合查看報告保存結(jié)果時鐘樹:時鐘是個非常重要的信號，要求到各個寄存器時鐘端時延一致，后端設(shè)計會專門針對時鐘布線，插入buf,形成時鐘樹，綜合階段不處理時鐘，假設(shè)是理想時鐘CDC信號：clockdomaincrossingAPR流程：AutoPlaceandRoute+采用Astro工具ICC（IC

4、Compiler）TDF文件（topdesignformat）core電源環(huán)：原則：盡量使用高層（1）高層金屬厚（2）利于底層stdcell布線AstroAPR：1.基本概念設(shè)計輸入布局規(guī)劃floorplan時序約束place時鐘樹綜合CTS布線DFM數(shù)據(jù)導(dǎo)出：導(dǎo)出網(wǎng)表，用于LVS、后仿真等導(dǎo)出GDSII數(shù)據(jù)：流片數(shù)據(jù)導(dǎo)出SPEF：PT時序分析導(dǎo)出SDF：后仿真時鐘樹綜合CTS：ClockTreeSynthesisroute步驟：先布時鐘線（關(guān)鍵信號）Timingsetup再布標準單元Post-RouteOpt以及CTOPost-Route時序分析DFM：天線效應(yīng)：解決方案1：跳線，解決方案2

5、：插入二極管加Filler過孔優(yōu)化FillNotchandGapAdd_label添加Wiretrack物理驗證:LVS:layoutversusschematicANT：AntennaDRC：designrulecheck工具:ic5141virtuoso,calibre步驟:1準備ic5141環(huán)境（工藝庫、基本庫、快捷鍵、顯示資源、Calibre配置等）stdcell、Pad庫導(dǎo)入到ic5141設(shè)計庫aes_ASIC導(dǎo)入到ic51414為電源PAD加label（LVS用）5準備ANT/DRC/LVS規(guī)則文件LVS檢查（先做，確認設(shè)計正確）ANT檢查與修正（先于DRC，ANT修正中可能會引入

6、DRC）DRC檢查與修正設(shè)計數(shù)據(jù)導(dǎo)出CDL:CircuitDescriptionLanguage時序分析:Fmax（寄存器間最大時間決定）Tsu（setup），Th（hold）Tco（從時鐘到達到輸出端穩(wěn)定）Tpd（pintopindelay，組合邏輯延遲）時序分析任務(wù)之一是：驗證設(shè)計滿足時序要求，如何驗證？1.動態(tài)時序仿真（后仿真）：輸入激勵，分析波形。STA含義：無需輸入激勵，電路并不動作（靜態(tài)含義），分析每一個觸發(fā)器（flip-flop）的setup時間與hold時間，即保證在時鐘沿采樣數(shù)據(jù)時，數(shù)據(jù)是有效的。（動態(tài)仿真也是確保這一點，下一時鐘能得到正確值）動態(tài)與靜態(tài)時序分析比較:STA無

7、需輸入測試向量，覆蓋率大.動態(tài)仿真只針對特定測試向量，無法證明結(jié)果對所有測試向量都成立；大規(guī)模電路，窮舉測試向量很困難！STA缺點：異步電路分析困難動態(tài)時序分析對同步、異步風(fēng)格電路沒有限制STA能處理更大設(shè)計，所需時間更短動態(tài)仿真缺點是隨著設(shè)計規(guī)模增大，要求時間迅速增長STA基本分析模型與基本計算步驟:1找出路徑；2計算數(shù)據(jù)到達時間；3計算時差路徑的起點：輸入port或者觸發(fā)器/寄存器的時鐘端口路徑的終點：輸出port或者時序部件的數(shù)據(jù)輸入pin路徑中數(shù)據(jù)到達時間計算路徑中net和cell延遲的總和計算時差數(shù)據(jù)到達時間計算出來后，與數(shù)據(jù)的要求到達時間求差（setupcheck,holdchec

8、k等），稱為slack時序報告中Slack為正，表示滿足要求PT使用步驟:ReadConstraintsExceptionsCheckAnalyzePT:PrimeTimeSTA、CTS,ERC,DFM沒找到綜合的輸入輸出HDL設(shè)計約束-目標庫1FTF綜合工具1rV1netlistsdcscf1FT1f后端布線綜合后仿真Astro的輸入輸出HDDD-crMr.4-_cLc-perLol垢一.Ut_J.Eput_l!fel.By-Ml1_d!:_口吐p*x_da.yuxJ.hMiLal：4d.IU&J1*DC-KTC&LurutA,B,E|cutpatnq加ndL271.11|El,.Xi(ri|v甘Uii.IIcBu.口述片.XiRnIPUK2TO屯.9*1，.ILiTl札.11E片.XlXll-Bsn-“一StandardCellLibraryTimingConstraintsSTA工具的輸入輸出CTS:clocktr