山大數(shù)字電子技術(shù)基礎(chǔ)課件第8章可編程邏輯器件第1節(jié) 可編程邏輯器件

1、第八章 可編程邏輯器件第一節(jié) 概述第二節(jié) 現(xiàn)場(chǎng)可編程邏輯陣列第三節(jié) 可編程陣列邏輯第四節(jié) 通用陣列邏輯第五節(jié) 可擦除的可編程邏輯器件 第六節(jié) 現(xiàn)場(chǎng)可編程門陣列第七節(jié) PLD的編程第八節(jié) 在系統(tǒng)可編程邏輯器件上 頁(yè)下 頁(yè)返 回2第一節(jié) 可編程邏輯器件 概述 可編程陣列邏輯 現(xiàn)場(chǎng)可編程邏輯陣列 通用陣列邏輯 可擦除的可編程邏輯器件 現(xiàn)場(chǎng)可編程門陣列 PLD的編程 在系統(tǒng)可編程邏輯器件下頁(yè)總目錄推出3下頁(yè)返回上頁(yè)一、概述如果從邏輯功能的特點(diǎn)上將數(shù)字集成電路分類，可分為通用型和專用型兩類。前幾章中的中、小規(guī)模數(shù)字集成電路都屬于通用型。它們的邏輯功能簡(jiǎn)單，而且是固定不變的。理論上這些通用型的中、小規(guī)模集

2、成電路，可以組成任何復(fù)雜的數(shù)字系統(tǒng)。將所設(shè)計(jì)的數(shù)字系統(tǒng)做成一片大規(guī)模集成電路，可減小電路的體積、重量、功耗，提高電路的可靠性。為某種專門用途設(shè)計(jì)的集成電路叫做專用集成電路。4下頁(yè)返回上頁(yè)可編程邏輯器件（PLD）是一種通用型邏輯器件，其邏輯功能是由用戶通過對(duì)器件編程來設(shè)定的。有些PLD的集成度很高，足以用來設(shè)計(jì)一般數(shù)字系統(tǒng)。目前生產(chǎn)和使用的PLD主要有：現(xiàn)場(chǎng)可編程邏輯陣列FPLA可編程陣列邏輯PAL通用陣列邏輯GAL可擦除的可編程邏輯器件EPLD現(xiàn)場(chǎng)可編程門陣列FPGAEPLD、 FPGA的集成度比較高。5前面講的EPROM實(shí)際上也是一種可編程邏輯器件。用于PLD編程的開發(fā)系統(tǒng)由硬件和軟件兩部分

3、組成，硬件部分包括計(jì)算機(jī)和專門的編程器，軟件部分有各種編程軟件。利用這些開發(fā)系統(tǒng)幾小時(shí)內(nèi)就能完成PLD的編程工作，大大提高了設(shè)計(jì)工作的效率。新一代的在系統(tǒng)可編程器件的編程更加簡(jiǎn)單，編程時(shí)不需要使用專門的編程器，只要將計(jì)算機(jī)運(yùn)行產(chǎn)生的編程數(shù)據(jù)直接寫入PLD即可。下頁(yè)返回上頁(yè)6為便于畫圖，這一章采用了以下邏輯圖形符號(hào)。三態(tài)輸出的緩沖器互補(bǔ)輸出的緩沖器與門輸出恒等于0的與門或門下頁(yè)返回上頁(yè)7二、現(xiàn)場(chǎng)可編程邏輯陣列（EPLA）現(xiàn)場(chǎng)可編程邏輯陣列由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成。ABCD與邏輯陣列或邏輯陣列 FPLA的基本電路結(jié)構(gòu)圖中的與邏輯陣列最多可以產(chǎn)生8個(gè)可編程的乘積項(xiàng)，

4、 或邏輯陣列最多能產(chǎn)生4個(gè)組合邏輯函數(shù)。下頁(yè)返回上頁(yè)8如果編程后的電路連接情況如圖中所示，下頁(yè)返回上頁(yè)則當(dāng)ABCD與邏輯陣列或邏輯陣列 FPLA的基本電路結(jié)構(gòu)時(shí)可得到9FPLA和ROM比較相同點(diǎn)：電路結(jié)構(gòu)相似。不同點(diǎn)：1. ROM的與邏輯陣列是固定的， 而FPLA的與邏輯陣列是可編程的。ROM的與邏輯陣列將輸入變量的全部最小項(xiàng)都譯出了， FPLA與邏輯陣列能產(chǎn)生的乘積項(xiàng)要比ROM少得多。在使用ROM產(chǎn)生組合邏輯函數(shù)時(shí)，器件內(nèi)部資源的利用率不高。因此，使用FPLA設(shè)計(jì)組合邏輯電路比使用ROM更為合理。下頁(yè)返回上頁(yè)而使用FPLA產(chǎn)生組合邏輯函數(shù)時(shí)，與邏輯陣列也可編程，從而有效提高了芯片的利用率。1

5、0FPLA的規(guī)格用輸入變量、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。FPLA的編程單元有熔絲型和疊柵注入式MOS管兩種。FPLA中輸出緩沖器的結(jié)構(gòu)形式除三態(tài)輸出以外，也有做成集電極開路（OC）結(jié)構(gòu)的。XOR FPLA的異或輸出結(jié)構(gòu)或邏輯陣列下頁(yè)返回上頁(yè)還有一些FPLA器件在或邏輯陣列輸出端與輸出緩沖器之間，設(shè)置了可編程的異或門，以便于對(duì)輸出極性進(jìn)行控制。11這種結(jié)構(gòu)的FPLA電路中不包含觸發(fā)器，這種結(jié)構(gòu)的FPLA只能用于設(shè)計(jì)組合邏輯電路。這種類型的FPLA也稱為組合型的FPLA。下頁(yè)返回上頁(yè)為便于設(shè)計(jì)時(shí)序邏輯電路，在有些FPLA芯片內(nèi)部，增加了由若干觸發(fā)器組成的寄存器。這種含

6、有內(nèi)部寄存器的FPLA稱為時(shí)序邏輯型FPLA，也稱做可編程邏輯時(shí)序器PLS。12三、可編程陣列邏輯（PAL）PAL由可編程的與邏輯陣列、固定的或邏輯陣列， 和輸出電路三部分組成。通過對(duì)與邏輯陣列編程， 可獲得不同形式的組合邏輯函數(shù)。有些型號(hào)的PAL器件中， 輸出電路設(shè)置有觸發(fā)器和從觸發(fā)器輸出， 到與邏輯陣列的反饋線， 用這種PAL可方便地構(gòu)成各種時(shí)序邏輯電路。下頁(yè)返回上頁(yè)13* PAL的基本電路結(jié)構(gòu)I1I2I3I4Y1Y2Y3Y4與邏輯陣列或邏輯陣列乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng) PAL器件的基本電路結(jié)構(gòu)由圖可見，在尚未編程之前，與邏輯陣列的所有交叉點(diǎn)上均有熔絲接通。編程將有用的熔絲保留，將無(wú)用的熔

7、絲熔斷，即得所需的電路。下頁(yè)返回上頁(yè)14* PAL的幾種輸出電路結(jié)構(gòu)和反饋形式專用輸出結(jié)構(gòu)。有PAL10H8、PAL14H4、PAL10HL8、PAL14L4等。2. 可編程輸入/輸出結(jié)構(gòu)。有PAL16L8、PAL20L10等。3. 寄存器輸出結(jié)構(gòu)。有PAL16R4、PAL16R6、PAL16R8等。4. 異或輸出結(jié)構(gòu)。有PAL204、PAL208、 PAL2010等。5. 運(yùn)算選通反饋結(jié)構(gòu)。有PAL16X4 、PAL16A4等。下頁(yè)返回上頁(yè)15四、通用陣列邏輯（GAL）GAL采用電可擦除的CMOS(E2CMOS)制作，可以用電壓信號(hào)擦除并可重新編程。GAL器件的輸出端,設(shè)置了可編程的輸出邏輯

8、宏單元OLMC 。通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，這樣就可以用同一種型號(hào)的GAL器件,實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，從而增強(qiáng)了器件的通用性?？朔薖AL器件存在的缺點(diǎn)。下頁(yè)返回上頁(yè)16* GAL的電路結(jié)構(gòu)下頁(yè)返回上頁(yè)OLMC(19)OLMC(18)OLMC(12)123911121819032831078155664032831OEGAL16V8的電路結(jié)構(gòu)圖以GAL16V8為例，介紹GAL器件的一般結(jié)構(gòu)。17下頁(yè)返回上頁(yè)電路有一個(gè)3264位的可編程與邏輯陣列，8個(gè)OLMC，10個(gè)輸入緩沖器，8個(gè)三態(tài)輸出緩沖器和8個(gè)反饋/輸入緩沖器。與邏輯陣列的每個(gè)交叉點(diǎn)上設(shè)有E2CMOS

9、編程單元。這種編程單元的結(jié)構(gòu)和工作原理,和E2PROM的存儲(chǔ)單元相同。在GAL16V8中除了與邏輯陣列外還有一些編程單元。對(duì)GAL的編程是在開發(fā)系統(tǒng)的控制下完成的。編程是逐行進(jìn)行的。18下頁(yè)返回上頁(yè)OLMC中包含一個(gè)或門，一個(gè)D觸發(fā)器，和由4個(gè)數(shù)據(jù)選擇器及一些門電路組成的控制電路。OLMC的工作模式有5種：專用輸入模式、專用組合輸出模式、寄存器輸出模式、反饋組合輸出模式、時(shí)序電路中的組合輸出模式。通過對(duì)結(jié)構(gòu)控制字的編程可設(shè)定OLMC的工作模式。* 輸出邏輯宏單元（OLMC)只要給GAL器件寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。19五、可擦除的可編程邏輯器件（EPLD）下頁(yè)返回

10、上頁(yè)1. EPLD的基本結(jié)構(gòu)和特點(diǎn)EPLD是繼PAL、GAL之后推出的一種可編程邏輯器件。它采用CMOS和UVEPROM工藝制作，集成度比PAL和GAL器件高得多，其產(chǎn)品多半都屬于高密度PLD。與PAL和GAL相比，EPLD有以下特點(diǎn)：1.具有CMOS器件低功耗、高噪聲容限的優(yōu)點(diǎn)。2.可靠性高、可改寫、集成度高、造價(jià)便宜。3.OLMC有更大的使用靈活性。20下頁(yè)返回上頁(yè)2. EPLD的與-或陣列邏輯在PAL和GAL器件的與-或邏輯陣列中，每個(gè)或門輸入的乘積項(xiàng)數(shù)目是固定的，而且許多情況下每一組的數(shù)目又是相等的。但需要產(chǎn)生的與-或邏輯函數(shù)包含的乘積項(xiàng)各不相同，使得與-或邏輯陣列中的乘積項(xiàng)得不到充分

11、利用。為了克服這種局限性，在EPLD的與-或邏輯陣列上作了一些改進(jìn)。21下頁(yè)返回上頁(yè)首先，在大多數(shù)的EPLD 中，與-或邏輯陣列每一組乘積項(xiàng)的數(shù)目不完全相同， 這樣既便于產(chǎn)生不同項(xiàng)數(shù)與-或邏輯函數(shù)，又有利于提高乘積項(xiàng)的利用率。其次，在有的EPLD中，將每一組乘積項(xiàng)分作兩部分，產(chǎn)生兩個(gè)與-或邏輯函數(shù)，然后通過編程，使這兩部分既可以單獨(dú)送到輸出邏輯電路，又可以組合在一起產(chǎn)生一個(gè)項(xiàng)數(shù)更多的與-或邏輯函數(shù)。22下頁(yè)返回上頁(yè)3. EPLD的輸出邏輯宏單元(OLMC)EPLD的輸出電路結(jié)構(gòu)和GAL相似，也采取了可編程的輸出邏輯宏單元OLMC。通過編程能將OLMC設(shè)置成各種不同的工作狀態(tài)。由于增加了對(duì)OLM

12、C中觸發(fā)器的預(yù)置和置零功能，因而具有更大的使用靈活性。不同型號(hào)EPLD的OLMC在電路結(jié)構(gòu)上也各不相同，但從預(yù)置和置零的工作方式上可分為兩大類，一類為同步工作方式，另一類為異步工作方式。23六、現(xiàn)場(chǎng)可編程門陣列（FPGA）下頁(yè)返回上頁(yè)1. FPGA的基本結(jié)構(gòu)在前面所講的幾種PLD電路中，都采用了與-或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式。而FPGA的電路結(jié)構(gòu)形式則完全不同，它由若干獨(dú)立的可編程邏輯模塊組成。用戶可通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。FPGA屬于高密度PLD，其集成度可達(dá)3萬(wàn)門/片以上。24下頁(yè)返回上頁(yè)下圖是 FPGA基本結(jié)構(gòu)形式的示意圖。IOBCLB布線區(qū)FPGA的基本結(jié)構(gòu)

13、框圖它由三種可編程單元和一個(gè)存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器組成。這三種可編程的單元是輸入/輸出模塊IOB(I/O Block)、可編程邏輯模塊CLB和互聯(lián)資源IR(Interconnect Resource)。每個(gè)CLB中都包含組合邏輯電路。和存儲(chǔ)電路（觸發(fā)器）兩部分?？梢栽O(shè)置成規(guī)模不大的組合邏輯電路或時(shí)序邏輯電路。25下頁(yè)返回上頁(yè)為了能將這些CLB靈活地連接成各種應(yīng)用電路，在CLB之間的布線區(qū)內(nèi)配備了豐富的連線資源。這些互聯(lián)資源包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的連接點(diǎn)。靜態(tài)存儲(chǔ)器的存儲(chǔ)單元，由兩個(gè)CMOS反相器和一個(gè)控制管T組成。T組態(tài)控制讀/寫數(shù)據(jù)FPGA內(nèi)靜態(tài)存儲(chǔ)器的存儲(chǔ)單元26

14、下頁(yè)返回上頁(yè)FPGA的這種CLB陣列結(jié)構(gòu)形式，克服了PAL等PLD中那種固定的與-或邏輯陣列結(jié)構(gòu)的局限性，在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時(shí)顯得更加靈活。同時(shí)由于加大了可編程I/O端的數(shù)目，使得各引腳信號(hào)的安排更加方便和合理。FPGA本身也存在著一些明顯的缺點(diǎn)：1. 它的信號(hào)傳輸延遲時(shí)間不是確定的。 在EPLD中就不存在這個(gè)問題。2. 斷電后數(shù)據(jù)便隨之丟失。3. 不便于保密。而EPLD中設(shè)有加密編程單元。FPGA和EPLD各有不能取代的優(yōu)點(diǎn)。27下頁(yè)返回上頁(yè)2. FPGA的IOB和CLB以Xilinx公司生產(chǎn)的XC2064為例，介紹FPGA的IOB和CLB的電路結(jié)構(gòu)和工作原理。（1）IOBD

15、QI/O CLKI/OMUX1MUX2OFF(VCC)G1G2XC2064的IOB電路三態(tài)控制輸出輸入在XC2064中共有56個(gè)可編程的I/O端。28下頁(yè)返回上頁(yè)D QI/O CLKI/OMUX1MUX2OFF(VCC)G1G2XC2064的IOB電路三態(tài)控制輸出輸入MUX1輸出低電平時(shí)IOB工作在輸出狀態(tài)，F(xiàn)PGA內(nèi)部產(chǎn)生的信號(hào)通過G1送至I/O端。MUX1輸出高電平時(shí)G1為高阻態(tài)，IOB工作在輸入狀態(tài)。29下頁(yè)返回上頁(yè)MUX2用于輸入方式的選擇。 當(dāng)MUX2的輸出選中輸入緩沖器G2的輸出時(shí)，為異步輸入方式。當(dāng)MUX2的輸出選中觸發(fā)器的輸出時(shí)，為同步輸入方式。D QI/O CLKI/OMUX

16、1MUX2OFF(VCC)G1G2XC2064的IOB電路三態(tài)控制輸出輸入30下頁(yè)返回上頁(yè)( 2 ) CLB在XC2064中有64個(gè)CLB，排列成88的矩陣。每個(gè)CLB的電路中包含組合邏輯電路、存儲(chǔ)電路和由一些數(shù)據(jù)選擇器組成的內(nèi)部控制電路。CLK 時(shí)鐘XFGDXC2064的CLB電路組合邏輯輸出輸入D Q RSYCBA31下頁(yè)返回上頁(yè)組合邏輯電路是有4個(gè)輸入端、兩個(gè)輸出端的通用邏輯模塊。根據(jù)設(shè)計(jì)的需要可將組合邏輯電路部分設(shè)置成3種不同的組態(tài)。第一種組態(tài)可產(chǎn)生任何形式的四變量組合邏輯函數(shù)。第二種組態(tài)可產(chǎn)生兩個(gè)三變量的任何形式的邏輯函數(shù)。第三種組態(tài)可產(chǎn)生含有A、B、C、D、Q的五變量邏輯函數(shù)。這種

17、通用邏輯模塊由N溝道MOS管和CMOS反相器組成，輸入與輸出的邏輯關(guān)系由一組編程控制信號(hào)決定。將編程控制信號(hào)與函數(shù)對(duì)應(yīng)關(guān)系列成函數(shù)表，在編程過程中通過查表即可找出所需的編程數(shù)據(jù)。32下頁(yè)返回上頁(yè)為了能將FPGA中數(shù)目很大的CLB和IOB連結(jié)成各種復(fù)雜的系統(tǒng)，在布線區(qū)內(nèi)布置了豐富的連線資源。這些互連資源可以分為三類，即金屬線、開關(guān)矩陣SM(Switching Matrices)和可編程連接點(diǎn)PIP(Programmable Interconnect Points)。布線區(qū)里的金屬線分為水平通用連線、垂直通用連線、水平長(zhǎng)線、垂直長(zhǎng)線、全局連線和直接連線等幾種。通用連線主要用于CLB之間的連接，長(zhǎng)線

18、主要用于長(zhǎng)距離或多分支信號(hào)的傳送，全局連線則用于輸送一些公共信號(hào)等。3. FPGA的互連資源33七、PLD的編程下頁(yè)返回上頁(yè)隨著PLD集成度的不斷提高，PLD的編程工作必須在開發(fā)系統(tǒng)的支持下才能完成。PLD開發(fā)系統(tǒng)包括軟件和硬件兩部分。開發(fā)系統(tǒng)軟件是指PLD專用的編程語(yǔ)言，和相應(yīng)的匯編程序或編譯程序。開發(fā)系統(tǒng)軟件大體上可分為匯編型、編譯型和原理圖收集型三種。開發(fā)系統(tǒng)的硬件包括計(jì)算機(jī)和編程器。34下頁(yè)返回上頁(yè)P(yáng)LD的編程工作大體上可按如下步驟進(jìn)行：第一步， 進(jìn)行邏輯抽象。第二步，選定 PLD的類型和型號(hào)。第三步，選定開發(fā)系統(tǒng)。第四步，按編程語(yǔ)言的規(guī)定格式編寫源程序。第五步，上機(jī)運(yùn)行。第六步，卸載。 第七步，測(cè)試。PLD