(xin)集成電路設(shè)計課程設(shè)計總結(jié)

1、(xin)集成電路設(shè)計_課程設(shè)計_總_結(jié)(xin)集成電路設(shè)計_課程設(shè)計_總_結(jié)21/21(xin)集成電路設(shè)計_課程設(shè)計_總_結(jié)CCZU數(shù)理學(xué)院電子科學(xué)與技術(shù)專業(yè)集成電路設(shè)計課程設(shè)計一、設(shè)計題目：畫出2輸入端與非門的原理圖，用L-Edit軟件畫出3微米硅柵N阱CMOS工藝的領(lǐng)土，列出工藝中需要的薄膜制備工藝和性能參數(shù)。二、原理圖2輸入端與非門的原理圖三、設(shè)計規(guī)則Si柵CMOS集成電路的設(shè)計規(guī)則3微米Si柵CMOS電路設(shè)計規(guī)則最小尺寸單位：微米序號名稱工作電壓3-6V擴散區(qū)1.1P+，N+擴散區(qū)寬度5.01.2P+-P+，N+-N+間距5.01.3同電位的P+與N+間距01.4P阱邊沿的P+區(qū)

2、圍繞寬度7.01.5P阱邊沿到P+外邊沿間距7.01.6P阱邊沿的P+區(qū)與外界N+間11距1.7P阱與P阱間距121.8間隔區(qū)（保護環(huán)）寬度0溝道、柵2.1溝道長度3.02.2柵氧化層覆蓋源漏1.02.3柵端超出間隔區(qū)長度1.02.4柵覆蓋源漏022.5柵覆蓋柵端1.03引線孔3.1引線孔尺寸3.0*3.03.2預(yù)刻孔各邊比引線孔大1.03.3孔到擴散區(qū)（N+，P+）邊沿1.03.4鋁覆蓋引線孔（各邊）1.0鋁引線4.1鋁條寬度5.04.2短距離鋁條間距5.04.3長距離鋁條間距5.04.4內(nèi)部Vss、VDD鋁條寬度（驅(qū)動7部分除外）壓焊點（鋁）5.1壓焊鋁塊大小120*1205.2壓焊鋁塊間

3、距805.3壓焊鋁塊下到P阱（除VDD）4.0各邊間距5.4壓焊鋁塊下到P+或N+間距16.05.5與四周鋁條間距（金絲球焊）355.6與內(nèi)側(cè)、兩邊鋁條間距（超聲40焊）5.7與外面鋁條間距（超聲焊）505.8到劃片槽間距（無外包鋁條）705.9壓焊鋁塊比各邊鈍化孔大4.0其余6.1劃片槽寬度606.2劃片槽邊沿到內(nèi)部N+區(qū)間距306.3外包鋁條外側(cè)到劃片槽間距706.4圖形套刻精度1.06.5過橋線盡量使用N+電阻連接6.6輸出端若必定要過橋，必定考慮到串連電阻和輸出驅(qū)動電流四、采用工藝、光刻膠種類采用3微米硅柵N阱COMS工藝。本課程設(shè)計所采用的光刻膠為正膠，主要成分是感光劑，基體資料和溶

4、劑。正膠的感光劑是重氮醌，曝光使其長鏈分子斷裂，正膠的曝光區(qū)在顯影后去除。3五、光刻版版次和陰陽序號光刻膠陰陽（黑白）備注1N阱正膠白2有源區(qū)正膠黑場氧化區(qū)3N溝道調(diào)整正膠白4多晶硅柵正膠黑5N+注入正膠白6P+注入正膠白7預(yù)刻孔正膠白預(yù)孔比刻孔要大一些8刻孔正膠白9鋁連線正膠黑10壓焊塊正膠黑六、對位標志、對位次序、胖瘦標志、檢測電阻設(shè)計對位標志：對位次序：M2M1M3M1M4M1M5M1M6M1M7M1M8M7M9M8M10M9胖瘦標志：4檢測電阻：測試電阻用來檢測N阱、P+、N+等混淆濃度。平?？梢罁?jù)要求電阻的大小，選擇圖形的方塊數(shù)，并與鋁塊相連，以便丈量。5PMOS管調(diào)試NMOS管調(diào)試

5、6七、領(lǐng)土設(shè)計（包含各次光刻版、對位標志、胖瘦標志、畫片槽、調(diào)試管、檢測電阻等）N阱7有源區(qū)8溝道調(diào)整9多晶硅柵10N+注入11P+注入12預(yù)刻孔13刻孔14鋁連線15壓焊塊163微米硅柵N阱CMOS工藝的領(lǐng)土17八、工藝流程（包含從原始片到鈍化光刻的全部芯片制造前道工藝）1.沖刷；晶向：(100)種類：N-Si電阻率：2-4歐姆厘米2.預(yù)氧化；500nm3.N阱光刻4.N阱注入；2E13/cm25.N阱推動；結(jié)深7-8m6.N+區(qū)光刻；7.N+注入；B+2E15/cm28.P+區(qū)光刻；9.P+區(qū)注入；N+或As+5E15/cm210.P+、N+退火和再散布；11.APCVD聚集SiO2；50

6、0nm致密；900C，O2，30min柵區(qū)光刻（預(yù)孔）；柵氧化；80nm15.N溝道光刻；用N阱反版16.N溝道開啟調(diào)整注入；2E11/cm2，注B+Vt降低，N+高升?？炭祝籄l-Si濺射聚集；厚1.1m刻Al；合金；N2/H2（4：1），450C，30minVt、Vb初測；Vt1.0V聚集鈍化層；PECVDSiOxNy，800nm，或PI壓點光刻；鈍化層刻蝕。18九、主要薄膜種類及性能參數(shù)要求（包含氧化、間隔、障蔽、電阻、互連、鈍化等全部薄膜的厚度、電阻率及特別要求）1.預(yù)氧化；SiO2200nm2.去預(yù)氧化層并生長60nm氧化層；3.聚集Si3N4，150nmLPCVD4.場區(qū)氧化，1.

7、2m5.掩蓋氧化；100nm6.生長柵氧化層；60nm7.聚集多晶硅；500nm，LPCVD8.聚集PSG；450C，SiH4+PH3+O2；500nm9.Al-Si濺射聚集；厚1.1m10.聚集鈍化層；SiOxNy或PI;500nm19十、自我議論（包含正確性、規(guī)范性、可用性、創(chuàng)新點、不足）集成電路課程實習(xí)使我不只掌握了L-Edit的很多適用技巧，同時加深了我對半導(dǎo)體工藝及集成電路設(shè)計的各樣認識，所學(xué)頗豐，得益匪淺。本次的實習(xí)與先期的半導(dǎo)體工藝原理與技術(shù)、集成電路設(shè)計兩門課程相輔相成，第一，講課課上授與了我豐富的理論知識及扎實的基功，同時此次的課程設(shè)計是在我們學(xué)完這兩門課后應(yīng)用本課程及以前累

8、積的知識而進行的綜合性、開放性、設(shè)計性的實踐訓(xùn)練，是培育我們工程意識和創(chuàng)新能力的重要環(huán)節(jié)。實習(xí)開始，拿到課題，“畫出2輸入端與非門的原理圖，用L-Edit軟件畫出3微米硅柵N阱CMOS工藝的領(lǐng)土，列出工藝中需要的薄膜制備工藝和性能參數(shù)”，開初感覺它其實不困難，但實踐出真知，實習(xí)讓我知道了自己的眼好手低，也讓我找出并填補了些許不足。因為接觸L-edit軟件次數(shù)不多，所以對其運用還不是太熟習(xí)，這就需要加量加力的出時間，多練習(xí)，查資料，敢設(shè)計，敢出錯。其實課題老師也講過,但怎樣將其應(yīng)用到實質(zhì)的領(lǐng)土設(shè)計中依舊有很大的難度，更需要注意的是如鋁線寬度、壓焊塊間距等細節(jié)上的要求。在規(guī)范性方面,我參照了老師的

9、集成電路設(shè)計規(guī)則以及CMOS工藝流程與MOS電路領(lǐng)土舉例,所以整個設(shè)計是切合要求規(guī)范的。對于3微米工藝,像鋁線寬度這樣的規(guī)則是需要特別注意的。我們設(shè)計了五個壓焊點以及2個測試電阻，進而使器件可進行有效的測試，保證器件的可用性。剛開始因為領(lǐng)土很小，同時畫出的東西必定十分精確，所以在畫圖的過程中就必定經(jīng)常去看看設(shè)計規(guī)則。保證畫出的領(lǐng)土大小是正確的。經(jīng)過幾日時間終于將一些基本的器件畫圓滿了。接著就是依據(jù)原理圖進行連線。固然它看起來很簡單，但其實連線是要靠智慧的，不能夠依據(jù)原理圖次序漸進的連。固然到最后不會有錯，但是因為你沒有在連線的過程中進行有效的布局，你連出來的東西很可能在實質(zhì)應(yīng)用中就是一件廢品也

10、許會有很大的浪費。所以在連線的過程中就必定考慮它的實質(zhì)可用性，同時為了突出你的領(lǐng)土的別開生面還必定有自己的創(chuàng)新點。所謂創(chuàng)新點就是在你所設(shè)計的領(lǐng)土中必定有你想出的唯一無二的構(gòu)思。同時還必定考慮領(lǐng)土的大小問題，領(lǐng)土的利用率。在我所設(shè)計的領(lǐng)土中，對于這雙方面，我做的還不是很突出，我想這應(yīng)該就是我在設(shè)計領(lǐng)土中的不足。在可用性方面我以為我設(shè)計的領(lǐng)土基本上是能夠使用的，因為我在畫圖的過程中還不停地參照老師給我們的例子。所以我相信我畫的領(lǐng)土是適用的。但在創(chuàng)新的方面我還做的不足，因為我是第一次使用這軟件，缺乏實質(zhì)應(yīng)用的經(jīng)驗以及相關(guān)的知識。所以在創(chuàng)新點方面我想在短時間內(nèi)是很難有所打破的。但是我相信只要我有了足夠

11、的經(jīng)驗和時間，我仍是能夠創(chuàng)立出適用的東西。在整個課程設(shè)計中，我與同學(xué)們踴躍交流大家的設(shè)計并將一些細節(jié)與大家分享來提升自己的設(shè)計水平。因為自己的設(shè)計經(jīng)驗不足，我的器件的領(lǐng)土創(chuàng)新做得還不夠好,領(lǐng)土細節(jié)還有很多不足。在器件尺寸方面,有的細節(jié)問題沒有去仔細思慮,這樣可能致使領(lǐng)土的排布不是特別緊湊。我會掌握住此次課程設(shè)計的時機充分自己，在今后的學(xué)習(xí)中,努力地去學(xué)習(xí)各方面的知識,不停的填補自己的不足,提升自己的學(xué)習(xí)和工作能力。固然此次的作品略顯稚嫩，但當畫完最后一筆，“noDRCerrors”時，仍是有一種說不出的歡欣涌上心頭，大概這也是一個電路設(shè)計者最簡單的快樂與幸福。最后由衷的感謝峰老師的指導(dǎo)與監(jiān)察！

12、20十一、同組成員互評（包含正確性、規(guī)范性、創(chuàng)新點、商洽或不足）阿龍同學(xué)在此次的課程設(shè)計中是和我是一組的，經(jīng)過一周多的合作我們畫的領(lǐng)土整體上是同樣的，我們一同經(jīng)過議論以及努力完成了此次的課程設(shè)計。合作時期經(jīng)過我的仔細察看以及研究，阿龍同學(xué)所畫的領(lǐng)土也是經(jīng)過自己的仔細思慮后，依據(jù)正確的操作和邏輯圖以及CMOS工藝來完成的。因為我們是一組的，因此在畫領(lǐng)土的過程中我們倆相互幫助，相互誰有問題就提出來，兩個人一同思慮，一同議論，一同解決問題。在設(shè)計領(lǐng)土的過程中都是一同解決問題，一同前進的。畫領(lǐng)土的時候我們經(jīng)常在一同議論，對于對方的錯誤也是實時指出并改正。這使我們在畫圖的時候省去了很多的時間。因為兩人都在畫圖，只要一進行比對就很簡單發(fā)現(xiàn)不同樣的地方。今后就開始檢查，很簡單的就能將錯誤的地方找出來。我對他畫的圖的議論基本上和對我自己畫的圖同樣，在其余方面都表現(xiàn)的不錯，比方在