畢業(yè)設(shè)計（論文）基于fpga的直流電機控制系統(tǒng)硬件設(shè)計

1、 畢業(yè)設(shè)計（論文）題目： 基于FPGA的直流電機控制系統(tǒng)硬件設(shè)計 學(xué) 院 物理與信息工程學(xué)院專業(yè)名稱 電子信息工程班級學(xué)號 學(xué) 號 學(xué)生姓名 指導(dǎo)教師 二O一二 年 六月 EP1C6Q240C8封裝和部分引腳的功能分析圖U21A圖U21B圖U21C圖U21D第一部分：封裝 圖U21A、U21B、U21C、U21D表示的是同一塊芯片EP1C6Q240C8，有240個引腳，采用的是PQFP封裝(即Plastic Quad Flat Package，塑料方塊平面封裝)，PQFP封裝的芯片的四周均有引腳，而且引腳之間距離很小，管腳也很細，一般大規(guī)模或超大規(guī)模集成電路采用這種封裝形式。用這種形式封裝的芯

2、片必須采用SMT(Surface Mount Technology，表面組裝技術(shù))將芯片邊上的引腳與主板焊接起來。對于SMT技術(shù)，個人理解，即表面組裝技術(shù)，一般用來焊接一些引腳在幾百以上的芯片，比如說BGA，PGA一般都采用這種技術(shù)；例如筆記本主板上的intel北橋芯片，一般都采用球形封裝，又如比較古老的Intel 965底部球形引腳大約有600多個，現(xiàn)在筆記本流行用的P43、P45、P55、X58，從P43一代引腳多達幾千個甚至更多，這樣做的好處是節(jié)約面積，壞處是測試的時候比較麻煩，像BGA這種封裝的芯片一般焊上去之后，頂部要引出幾個接點，以防止在使用過程中壞掉，方便用萬用表或者示波器來測試

3、各個通路便于修理。對于這幾種類型的芯片，除了PQFP少數(shù)罕見的高手能手工焊接之外，一般都采用貼片機來進行專門的焊接工作。這里簡單介紹一下這兩種封裝：PQFP/PFP封裝具有以下特點適用于SMD表面安裝技術(shù)在HYPERLINK :/baike.baidu /view/2238783.htmPCB電路板上安裝布線。2.適合高頻使用。 操作方便，可靠性高。 芯片面積與封裝面積之間的比值較小。 Intel系列CPU中80286、80386和某些486主板采用這種封裝形式。這里的SMD表示的是貼片組裝器件；BGA球柵陣列封裝隨著集成電路技術(shù)的發(fā)展，對集成電路的封裝要求更加嚴格。這是因為HYPERLINK

4、 :/baike.baidu /view/34754.htm封裝技術(shù)關(guān)系到產(chǎn)品的功能性，當(dāng)IC的頻率超過100MHz時，傳統(tǒng)封裝方式可能會產(chǎn)生所謂的“CrossTalk（串?dāng)_）”現(xiàn)象，而且當(dāng)IC的管腳數(shù)大于208 Pin時，傳統(tǒng)的封裝方式有其困難度。因此，除使用QFP封裝方式外，現(xiàn)今大多數(shù)的高腳數(shù)芯片（如圖形芯片與芯片組等）皆轉(zhuǎn)而使用BGA(Ball Grid Array Package)封裝技術(shù)。BGA一出現(xiàn)便成為CPU、主板上南/北橋芯片等高密度、高性能、多引腳封裝的最佳選擇。第二部分：電路圖關(guān)于原理圖：當(dāng)我們把原理圖元件庫做好以后，在原理圖中，對于已有的原理圖，我們可以選擇make li

5、brary選項即可生成要引用的原理圖元件庫，我們可以使用自動編號來對每隔模塊進行編號，也可以手動的進行編號，然后在工具選項卡中找到footprints manager可以用來檢查各個器件的封裝，若發(fā)現(xiàn)器件沒有封裝，可以在library中找一個與該器件引腳數(shù)目一樣的同類型的芯片封裝來對該器件進行封裝操作；封裝完成之后進行DRC檢測，然后更新到PCB，由于目前只做原理圖分析，這里就不做詳細介紹了。在原理圖中，細心的人會發(fā)現(xiàn)，不能單獨的看只看U21A這塊“芯片”，其實這只是芯片的一部分，為了便于觀察，我們把電源、時鐘頻率、JTAG下載口和AS下載口單獨出來作為4大部分；一、U21A是該芯片的主體部分

6、：即EP1C6Q240C8主體部分，該部分引腳有點多（稍后介紹）；二、U21B模塊表示的是JTAG和AS下載電路：1、AS簡介：AS（Active Serial）是FPGA重要的配置方式，由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程，EPCS系列.如EPCS1,EPCS4配置器件專供AS模式，目前只支持 Cyclone系列。使用Altera串行配置器件來完成。Cyclone期間處于主動地位，配置期間處于從屬地位。配置數(shù)據(jù)通過DATA0引腳送入 FPGA。配置數(shù)據(jù)被同步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。 其他配置方式還有JTAG、PS等。JTAG模式JTAG主要用于芯

7、片內(nèi)部測試。TMS、TCK、TDI、TDO,分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。在EP1C6Q240C8芯片上，我們可以找到對應(yīng)的是148、147、155、149這四個引腳，JTAG 是串行接口，使用打印口的簡單JTAG電纜，利用的是打印口的輸出帶鎖存的特點，使用軟件通過I/O產(chǎn)生JTAG時序。由JTAG標(biāo)準(zhǔn)決定，通過JTAG 寫/讀一個字節(jié)要一系列的操作，根據(jù)我的分析，使用簡單JTAG電纜，利用打印口，通過JTAG輸出一個字節(jié)到目標(biāo)板，平均需要43個打印口I/O, 在我機器上（P4 1.7G)，每秒大約可進行660K次 I/O 操作，所以下載速度大約在660K/43, 約等于15K

8、Byte/S. 對于其他機器，I/O速度大致相同，一般在600K 800K. JTAG編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預(yù)編程后再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進度。JTAG接口可對PSD芯片內(nèi)部的所有部件進行編程。在HYPERLINK :/baike.baidu /view/2632427.htm嵌入式系統(tǒng)設(shè)計中，一些高檔的微處理器都帶有JTAG接口，方便多目標(biāo)系統(tǒng)進行測試，同時還可以實現(xiàn)flash編程。（即norflash容量較小，相當(dāng)于內(nèi)存，nandflash相當(dāng)于計算機上的硬盤，容量較大）U21C模塊表示的是該芯片的

9、電源和接地如果沒記錯的話，一般芯片都采用的是TTL電平，這種電平能提供幾種不同的電壓來滿足不同的需要。這個在數(shù)電里面應(yīng)用比較廣泛。圖中有14個引腳是接的+1.5V，另外12個引腳接的是+3.3V，我們可以把電源的供電部分用一個電容接到地，這樣的好處是能過濾掉電源內(nèi)部產(chǎn)生的一些高頻串?dāng)_信號，接地部分有的是模擬地，有的是數(shù)字地，這樣單獨起來的好處是防止信號干擾，中間用一個電感來連接，這樣能阻礙高頻信號直接耦合；U21D表示的是時鐘信號輸入圖中我們發(fā)現(xiàn)，對于四個時鐘輸入引腳我們只用了CLK2一個引腳，這樣的好處是以后我們還能夠擴展焊接一些不同頻率的信號留作備用；時鐘信號是時序邏輯的基礎(chǔ)，它用于決定邏

10、輯單元中的狀態(tài)何時更新。時鐘信號是指有固定周期并與運行無關(guān)的信號量，HYPERLINK :/baike.baidu /view/1087.htm時鐘頻率（clock frequency,CF）是時鐘周期的倒數(shù)。時鐘邊沿觸發(fā)信號意味著所有的狀態(tài)變化都發(fā)生在時鐘邊沿到來時刻。在邊沿觸發(fā)機制中，只有上升沿或下降沿才是有效信號，才能控制邏輯單元狀態(tài)量的改變。至于到底是上升沿還是下降沿作為有效觸發(fā)信號，則取決于邏輯設(shè)計的技術(shù)。在FPGA中還有電平觸發(fā)方式，這里就不作介紹，僅做了解。三、關(guān)于EP1C6Q240C8的內(nèi)部功能部件：第二部分我從原理圖的角度來分析了這塊芯片，下面我們就從整體上來觀察整個芯片的一

11、、 EP1C6核心板為基于Altera，Cyclone器件的嵌入式系統(tǒng)開發(fā)提供了一個 很好的硬件平臺，它為開發(fā)人員提供以下資源： 1 主芯片采用Altera Cyclone器件EP1C6Q240C8 2 EPCS1I8配置芯片 3 4個用戶自定義按鍵 4 4個用戶自定義LED 5 1個七段碼LED 6 標(biāo)準(zhǔn)AS編程接口和JTAG調(diào)試接口 7 50MHz高精度時鐘源 8 三個高密度擴展接口 9 系統(tǒng)上電復(fù)位電路 10 支持+5V直接輸入，板上電源管理模塊 系統(tǒng)主芯片采用240引腳、貼片封裝的E1C6FPGA ，它擁有6030個LE ， 26個M4K片上RAM（共計239616bits ），2個高

12、性能PLL 以及多達185個用戶 自定義IO 。同時，系統(tǒng)還可以根據(jù)用戶不同的設(shè)計需求來更換其它不同系列 的核心板，如： EP1C12 、EP2C20 、EP3C25等。所以，不管從性能上而言， 還是從系統(tǒng)靈活性上而言，無論您是初學(xué)者，還是資深硬件工程師，它都會 成為您的好幫手。 EP1C6核心板系統(tǒng)功能框架圖：FPGA開發(fā)平臺提供了豐富的資源供學(xué)生或開發(fā)人員學(xué)習(xí)使用，資源包 括接口通信、控制、存儲、數(shù)據(jù)轉(zhuǎn)換以及人機交互顯示等幾大模塊，接口通 信模塊包括SPI接口、IIC接口、VGA接口、RS232接口、USB接口、PS2鍵 盤/ 鼠標(biāo)接口、1Wire接口等；存儲模塊包括EEPROM存儲器模塊

13、等；數(shù)據(jù) 轉(zhuǎn)換模塊包括串行ADC 、 DAC 以及音頻CODE等；人機交互顯示模塊包括8 個按鍵、16個LED發(fā)光二極管顯示、1602字符型點陣LCD 、8位動態(tài)7段碼管、 實時時鐘、SD卡等。上述的這些資源模塊既可以滿足初學(xué)者入門的要求， 也可以滿足開發(fā)人員進行二次開發(fā)的要求。EDA/SOPC實驗開發(fā)平臺提供的資源有： 1、標(biāo)準(zhǔn)配置核心板為EP1C6核心板（核心芯片為EP1C6Q240C8 ）?？?更換EP2C20F484C8等其它核心板。 2、 1602字符型液晶點陣。 3、RTC ，提供系統(tǒng)實時時鐘。 4、 1個256色VGA接口。 5、 1個標(biāo)準(zhǔn)串行接口。 6、 1個USB設(shè)備接口，利

14、用PDIUSBD12芯片實現(xiàn)USB協(xié)議轉(zhuǎn)換。 7、 基于SPI或IIC接口的音頻CODEC模塊。 8、 1個蜂鳴器輸出模塊。 9、 2個PS2鍵盤/ 鼠標(biāo)接口。 10、 串行ADC和串行DAC模塊。 11、 IIC接口的EEPROM存儲器模塊。 12、 基于1-Wire接口的數(shù)字溫度傳感器。 13、 8位動態(tài)七段碼管LED顯示。 14、 16個用戶自定義LED顯示，8個用戶自定義按鍵輸出。 15、 一個SD卡接口模塊。 擴展接口，供用戶高速穩(wěn)定的自由擴展。 該芯片有邏輯單元LEs 6030個、M4K Memory Blocks 26個、所有 RAM Bits 239616約3MB、PLLs 2

15、個（即鎖相環(huán)電路）、用戶可用 I/O口有185個。16X16點陣以及按鍵電路分析SN74HC154DW，即左下角的芯片，16線譯碼器。SN74HC154DW是具有8 位移位寄存器和一個存儲器，三態(tài)輸出功能。移位寄存器和存儲器是分別的時鐘。數(shù)據(jù)在SHcp 的上升沿輸入，在STcp的上升沿進入的存儲寄存器中去。如果兩個時鐘連在一起，則移位寄存器總是比存儲寄存器早一個脈沖。移位寄存器有一個串行移位輸入，和一個串行輸出，和一個異步的低電平復(fù)位，存儲寄存器有一個并行8位的，具備三態(tài)的總線輸出，當(dāng)使能OE 時（為低電平），存儲寄存器的數(shù)據(jù)輸出到總線。SN74HC154DW的主要優(yōu)點是具有數(shù)據(jù)存儲寄存器，在

16、移位的過程中，輸出端的數(shù)據(jù)可以保持不變。這在串行速度慢的場合很有用處，數(shù)碼管沒有閃爍感。其真值表如下圖：SN74HC154DW各個引腳的功能：Y015: 八位并行輸出端，可以直接控制數(shù)碼管的8個段。SER(DS): 串行數(shù)據(jù)輸入端。SN74HC154DW的控制端說明：/SCLR(MR)(24腳): 低點平時將移位寄存器的數(shù)據(jù)清零。通常我將它接Vcc。SCK(SHCP)：上升沿時數(shù)據(jù)寄存器的數(shù)據(jù)移位。QA-QB-QC-.-QH；下降沿移位寄存器數(shù)據(jù)不變（脈沖寬度：5V時，大于幾十納秒就行了。我通常都選微秒級）。RCK(STCP)：上升沿時移位寄存器的數(shù)據(jù)進入數(shù)據(jù)存儲寄存器，下降沿時存儲寄存器數(shù)據(jù)

17、不變。通常我將RCK 置為低電平，當(dāng)移位結(jié)束后，在RCK端產(chǎn)生一個正脈沖（5V時，大于幾十納秒就行了。我通常都選微秒級），更新顯示數(shù)據(jù)。/G(OE): 高電平時禁止輸出（高阻態(tài)）。如果單片機的引腳不緊張，用一個引腳控制它，可以方便地產(chǎn)生閃爍和熄滅效果。比通過數(shù)據(jù)端移位控制要省時省力。74HC245相關(guān)說明：第1腳DIR，為輸入輸出端口轉(zhuǎn)換用，DIR=“1”高電平時信號由“A”端輸入“B”端輸出，DIR=“0”低電平時信號由“B”端輸入“A”端輸出。 第29腳“A”信號輸入輸出端，A1=B1、A8=B8，A1與B1是一組，如果DIR=“1”O(jiān)E=“0”則A1輸入B1輸出，其它類同。如果DIR=“

18、0”O(jiān)E=“0”則B1輸入A1輸出，其它類同。 第1118腳“B”信號輸入輸出端，功能與“A”端一樣。第19腳OE，使能端，若該腳為“1”A/B端的信號將不導(dǎo)通，只有為“0”時A/B端才被啟用，該腳也就是起到開關(guān)的作用。第10腳GND，電源地。 第20腳VCC，電源正極。16*16 LED設(shè)計思想：我們用LED顯示屏顯示信息，不論顯示圖形還是文字，都是控制與組成這些圖形或文字的各個點所在位置相對應(yīng)的LED器件發(fā)光。通常事先把需要顯示的圖形文字轉(zhuǎn)換成點陣圖形，在按照顯示控制的要求以一定的格式形成顯示數(shù)據(jù)。對于只控制通斷的圖文顯示屏來說，每個LED 發(fā)光器件占據(jù)數(shù)據(jù)中的1 位（1bit），在需要該

19、LED器件發(fā)光的數(shù)據(jù)中相應(yīng)的位填1，否則填0。當(dāng)然，根據(jù)控制電路的安排，相反的定義同樣時可行的。這樣依照所需顯示的圖形文字，按顯示屏的各行各列逐點填寫顯示數(shù)據(jù)，就可以構(gòu)成一個顯示數(shù)據(jù)文件。顯示圖形的數(shù)據(jù)文件，其格式相對自由，只要能夠滿足顯示控制的要求即可。文字的點陣格式比較規(guī)范，可以采用現(xiàn)行計算機通用的字庫字模。組成一個字的點陣，其大小也可以有1616、2424、3232、4848 等不同規(guī)格。調(diào)試及性能分析:LED顯示屏硬件電路只要硬件質(zhì)量可靠，引腳焊接正確，一般無需調(diào)試即可 正常工作。軟件部分需要調(diào)試的主要有顯示屏刷新頻率及顯示效果兩部分。顯示屏刷新率由定時器T0的溢出率和單片機的晶振頻率

20、決定，表中給出了實驗調(diào)試時采用的頻率及其對應(yīng)的定時器T0初值。 顯示平刷新率與T0初值關(guān)系表（24MHz晶振）刷新率255062.57585100120T0初值0Xec780Xf63C0Xf8300 xF97E0XFA420XFB1E0 xFBEE從理論上來說，24Hz以上的刷新頻率就能看到穩(wěn)定的連續(xù)的顯示，刷新率越高，顯示越穩(wěn)定，同時刷新頻率越高，顯示驅(qū)動程序占用的CPU時間越多。試驗證明，在目測條件下刷新頻率40Hz一下的畫面看起來閃爍較嚴重，刷新頻率50Hz以上的已基本察覺不出畫面的閃爍，刷新頻率達到85Hz以上時再增加畫面閃爍沒有明顯的改善。顯示效果處理程序的內(nèi)容及方法非常廣泛，其調(diào)試

21、過程在此不作具體討論，讀者可以照源程序自行分析。這個方案設(shè)計的1616的點陣LED圖文顯示屏，電路簡單，成本較低，且較容易擴展成更大的顯示屏；顯示屏各點亮度均勻、充足；顯示圖形或文字穩(wěn)定、清晰無串?dāng)_；可用靜止、移入移出等多種顯示方式顯示圖形或文字。第二部分 此圖為并口的輸出部分，就不多做介紹。如圖所示的兩個部分，是由電阻、開關(guān)以及導(dǎo)線等組成的按鍵線路，可以對整個模塊進行控制調(diào)試。 （資料實在是太有限了，如有不足請指出，將會進一步完善）數(shù)碼管顯示與原理部分DIR：方向選擇 AGND：模擬地 :使能位A18：數(shù)據(jù)輸入/輸出 B18：數(shù)據(jù)輸入/輸出輸入輸入/輸出DIRAnBn低電平低電平A = B輸

22、入低電平高電平輸入B = A高電平X截止?fàn)顟B(tài)PLED 18:信號輸入端，輸入高電平點亮對應(yīng)的發(fā)光二級管共陰極LED數(shù)碼管：AG、Dp端輸入高電平，L18接I/O進行選擇，點亮選中的數(shù)碼管退耦電容并防止工頻干擾 AGND：模擬地數(shù)字地與模擬地間用電感相連，防止地線間高頻信號串?dāng)_插口電源：輸入相應(yīng)電壓，LED燈點亮穩(wěn)壓器電源供電以及電機驅(qū)動原理與電路分析第一部分：供電電路原理供電部分原理圖如圖1-1所示：圖1-1從圖1-1中可知道供電有+5V、+3.3V、+1.5V三種，其中每個電源均有0.1F的旁路電容，將電源中的高頻串?dāng)_旁路到地，防止高頻信號通過電源串?dāng)_到其它模塊中。同時還能將電源本身的工頻干

23、擾濾除。值得注意的是：在布線的時候，經(jīng)退藕電容退藕后的電源輸出點應(yīng)該盡量緊靠芯片的電源引腳進行供電，過長的引線有可能重新變成干擾接收天線，導(dǎo)致退藕效果消失。如果無法讓每個退藕后的電源輸出點均緊靠芯片的電源引腳，那么可以采用分別退藕的方法，即分別盡量緊靠每個芯片的電源引腳點接入退藕電容進行退藕，這也解釋了為什么圖1-1的3.3V電源有兩個退藕輸出點。第二部分：電機驅(qū)動電路原理電機驅(qū)動電路原理如圖2-1所示：圖2-1圖2-1中Header 4X2為4排2列插針，F(xiàn)M03為FPGA芯片I/O輸出口，加入的插針給予一個可動的機制，在需要使用時才用跳線帽進行相連，提高I/O口的使用效率。RES5是五端口

24、排阻，內(nèi)部集成了4個等阻值且一端公共連接的電阻，PIN 1是公共端，PIN25為排阻的輸出端，排阻原理圖如圖2-2所示：圖2-2該排阻公共端接電源，即上拉電阻形式，作用是增強FPGA芯片I/O口（以下簡稱I/O口）的驅(qū)動能力，實際上就是增加I/O輸出高電平時輸出電流的大小。當(dāng)I/O輸出高電平時，+5V電源經(jīng)排阻與IN14相連，相當(dāng)于為I/O提供一個額外的電流輸出源，從而提高驅(qū)動能力。當(dāng)I/O輸出低電平時，可將I/O近似看做接地，而IN14因與I/O由導(dǎo)線直接相連，因此直接接受了I/O的低電平輸出信號。此時，+5V電源經(jīng)排阻R、I/O內(nèi)部電路（電阻近似為零）后接地，因此該路的電流不能大于I/O的

25、拉電流（）最大值，有公式2-1：（公式2-1）即 （公式2-2）由公式2-2可以得出排阻的取值范圍。該上拉電阻除了提高驅(qū)動能力外，還有一個作用，就是進行電平轉(zhuǎn)換。經(jīng)查，ULN2003的接口邏輯為：5V-TTL, 5V-CMOS邏輯。而在3.3V供電的情況下，I/O口可以提供3.3V-LVTTL，3.3V-LVCMOS，3.3V-PCI和SSTL-3接口邏輯電平。因此，需要外接5V的上拉電阻將I/O電平規(guī)格變成5V電平邏輯。芯片ULN2003內(nèi)部集成7組達林頓管，專門用于提高驅(qū)動電流，芯片引腳間邏輯如圖2-3所示：圖2-3 圖2-4由于I/O電流遠遠不足以驅(qū)動電機，因此需要外接該芯片驅(qū)動電機，U

26、LN2003內(nèi)部集成的達林頓管電路如圖2-4所示。達林頓管的形式具有將弱點信號轉(zhuǎn)化成強電信號的特點，I/O電平邏輯從PIN IN輸入，通過達林頓管控制PIN 9(COMMON)端輸入的強電信號按照I/O信號規(guī)律變化。值得注意的是：ULN2003輸出邏輯將與輸入邏輯相反，編程時應(yīng)該注意該特點。RES6是六端口排阻，內(nèi)部集成了5個等阻值且一端公共連接的電阻，PIN 1是公共端，PIN26為排阻的輸出端，原理圖與接法說明可參考上述圖2-2，排阻取值范圍計算參見公式2-2，此處不再贅述。值得注意的是：RES6的PIN 1與PIN 2相連，是因為多出了一個不使用的電阻，為了避免PIN 2懸空，因此將PI

27、N 2與PIN 1（公共端）相連，即PIN 2對應(yīng)的電阻被短路，從而既避免的懸空的引腳，又能使該電阻失效。第三部分：電機指示燈電路原理電機指示燈電路如圖3-1所示：圖3-1電機部分指示燈用于指示各路信號的邏輯電平狀態(tài)，其中R106109為限流電阻，防止發(fā)光二極管因電流過大燒毀。值得注意的是：該指示燈的發(fā)光二極管接成共陽極，由M03信號端口產(chǎn)生低電平點亮對應(yīng)的二極管，而ULN2003的OUT與IN邏輯電平相反，因此對于I/O口FM03來說，輸出高電平就能點亮對應(yīng)的發(fā)光二極管，例如：FM0輸出高電平，則對應(yīng)LD17點亮，編程時應(yīng)注意此電路將I/O實際邏輯反相了兩次，對應(yīng)關(guān)系為I/O口輸出哪路高電平

28、則對應(yīng)點亮哪路指示燈。第四部分：時鐘電路原理時鐘電路如圖4-1所示：圖4-1采用50Mhz有源晶振產(chǎn)生時鐘信號，接法采用有源晶振的典型接法：PIN 1懸空，PIN 2接地，PIN 3輸出時鐘信號，PIN 4接電源。由于FPGA的I/O供電為3.3V，而時鐘電路產(chǎn)生的時鐘信號要由I/O口接收，因此時鐘信號最大值不能超過3.3V，故時鐘電路電源采用3.3V供電。第五部分：FPGA部分電路原理FPGA部分電路原理圖如圖5-1所示：圖5-1Header 18X2為18排2列排陣，兩組排陣分別與PIN口、3.3V電源、數(shù)字地相連，提供了可動的機制，使得PIN口可根據(jù)需要用排線與目標(biāo)相連，打到信號傳輸?shù)哪?/p>

29、的。而3.3V電源以及數(shù)字地針口則可以根據(jù)需要，用排線為目標(biāo)提供邏輯高電平或邏輯低電平。U21D為FPGA芯片的時鐘信號接收部分，通過網(wǎng)絡(luò)標(biāo)號“CLK03”與對應(yīng)的時鐘信號端口相連。U21C為FPGA芯片的供電及接地部分，含有“GND”字樣的是“地”端口，與數(shù)字地相連，VCCIO14為I/O口供電端口，采用3.3V電源供電，通過網(wǎng)絡(luò)標(biāo)號“+3.3V”與3.3V電源端口相連。VCCA_PLL1、VCCA_PLL2、VCCINT為內(nèi)部運算器和輸入緩沖區(qū)的供電端口，采用1.5V電源供電，通過網(wǎng)絡(luò)標(biāo)號“+1.5V”與1.5V電源端口相連。U21B為JTAG與AS下載部分，TMS、TCK、TD1、TD0

30、分別為JATAG下載方式的模式選擇端、時鐘信號端、數(shù)據(jù)輸入端、數(shù)據(jù)輸出端。DATA0為AS下載的數(shù)據(jù)端口，MSEL0、MSEL1、nCE、nCEO、CONF_ DONE、nCONFIG、nSTATUS端口按照典型接法相連。值得注意的是：無論AS還是JTAG都是通過JTAG標(biāo)準(zhǔn)通訊，AS下載一般是下載POF到PROM（flash）里，重新上電仍然可以加載，JTAG下載是通過JTAG口將sof文件直接下載到FPGA內(nèi)，一般是臨時調(diào)試用的，掉電就丟失了U22是電可擦除ROM，用于存放AS下載后的數(shù)據(jù)，使得FPGA的程序段掉電也能得以保存，DATA端是數(shù)據(jù)讀取端，用于讀取ROM內(nèi)數(shù)據(jù)。DCLK為時鐘端

31、口，用于接收時鐘信號進行同步傳輸。nCS是片選端口，用于接收片選信號表示對該芯片進行通訊。ASDI為AS下載數(shù)據(jù)輸入端，用于接收AS下載數(shù)據(jù)。VCC與GND分別為電源端口與地端口，分別接3.3V與數(shù)字地。并口電路原理-魏延坤74HC244:74HC244芯片（1）功能：如果輸入的數(shù)據(jù)可以保持比較長的時間( HYPERLINK :/baike.baidu /view/6814120.htm t _blank 比如鍵盤)，簡單輸入接口擴展通常使用的典型芯片為74HC244，由該芯片可構(gòu)成三態(tài)數(shù)據(jù)緩沖器。74HC244芯片的引腳排列如上圖所示。 由于AT的51系列單片機一般用并口進行編程，理論上可以

32、直接用單片機的幾根I/O口接并口線，但如果電路板沒做好，可能會連帶把計算機并口燒壞，所以要加個74HC244芯片隔離一下。（2）使用說明：74HC244芯片內(nèi)部共有兩個四位三態(tài)緩沖器，使用時可分別以1口（G）和19口（G）作為它們的選通工作信號。 當(dāng)1口和19口都接低電平時，輸出端Y和輸入端狀態(tài)相同；當(dāng)1口和19口都接高電平時，輸出呈高阻態(tài)。（3）引腳說明：引腳名稱功能 1號引腳輸出使能端，低電平有效19號引腳輸出使能端，低電平有效1A11A4(2、4、6、8號引腳)數(shù)據(jù)輸入端1Y11Y4(12/14/16/18腳)總線輸出端GND(10號引腳)接地（0V）2A12A4(11/13/15/17

33、腳)數(shù)據(jù)輸入端2Y12Y4(3、5、7、9腳)總線輸出端Vcc（20號引腳）電源端(+5v)JTAG接口1 JTAG(Joint Test Action Group;聯(lián)合測試行動小組)是一種國際標(biāo)準(zhǔn)測試協(xié)議（IEEE 1149.1兼容），主要用于芯片內(nèi)部測試?，F(xiàn)在多數(shù)的高級器件都支持JTAG協(xié)議，如DSP、FPGA器件等。標(biāo)準(zhǔn)的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。 JTAG最初是用來對芯片進行測試的，JTAG的基本原理是在器件內(nèi)部定義一個TAP（Test Access Port;測試訪問口）通過專用的JTAG測試工具對進行內(nèi)部節(jié)點進行

34、測試。JTAG測試允許多個器件通過JTAG接口串聯(lián)在一起，形成一個JTAG鏈，能實現(xiàn)對各個器件分別測試?，F(xiàn)在，JTAG接口還常用于實現(xiàn)ISP（In-System Programmable?在線編程），對FLASH等器件進行編程。 JTAG編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預(yù)編程現(xiàn)再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進度。JTAG接口可對PSD芯片內(nèi)部的所有部件進行編程 具有JTAG口的芯片都有如下JTAG引腳定義： TCK測試時鐘輸入； TDI測試數(shù)據(jù)輸入，數(shù)據(jù)通過TDI輸入JTAG口； TDO測試數(shù)據(jù)輸出，數(shù)據(jù)通過TDO從JT

35、AG口輸出； TMS測試模式選擇，TMS用來設(shè)置JTAG口處于某種特定的測試模式。 可選引腳TRST測試復(fù)位，輸入引腳，低電平有效。 DB1(25引腳)并行口與串行口的區(qū)別是交換信息的方式不同，并行口能同時通過8條數(shù)據(jù)線傳輸信息，一次傳輸一個字節(jié)；而串行口只能用1條線傳輸一位數(shù)據(jù)，每次傳輸一個字節(jié)的一位。并行口由于同時傳輸更多的信息，速度明顯高于串行口，但串行口可以用于比并行口更遠距離的數(shù)據(jù)傳輸。25針并行口插口的針腳功能：針腳功能針腳功能1選通(STROBE低電平)10確認(ACKNLG低電平)2數(shù)據(jù)位0(DATAO)11忙(BUSY)3數(shù)據(jù)位1(DATA1)12卻紙(PE)4數(shù)據(jù)位2(DA

36、TA2)13選擇(SLCT)5數(shù)據(jù)位3(DATA3)14自動換行(AUTOFEED低電平)6數(shù)據(jù)位4(DATA4)15錯誤觀點(ERROR低電平)7數(shù)據(jù)位5(DATA5)16初始化成(INIT低電平)8數(shù)據(jù)位6(DATA6)17選擇輸入(SLCTIN低電平)9數(shù)據(jù)位7(DATA7)18-25地線路(GND)D0-D7為數(shù)據(jù)線, S0-S7為狀態(tài)線, C2: 重置打印機并且清空數(shù)據(jù)緩沖區(qū).(nInitialize) C3: 保留.置高電平打開數(shù)據(jù)輸入.啟動計算機時置0.(nSelectIn)地線:從G0-G7的針是接地用的, 他們一般是用來完善電路的.綜上所述，在我的應(yīng)用程序里使用數(shù)據(jù)線而不是具

37、有保留位的控制線或者狀態(tài)線作為數(shù)據(jù)傳輸。原因顯而易見：我們可以發(fā)送任何數(shù)據(jù)到數(shù)據(jù)線上，比如00000000，這樣8根針就沒有任何電壓（0伏特）；當(dāng)然也可以發(fā)送11111111（255），這樣每根針都有5伏特的電壓。但是如果我們使用控制線，他有C0，C1和C3是保留，當(dāng)我們發(fā)送0000000的時候，他卻只能是0100，所以這樣數(shù)據(jù)就不正確了。信號數(shù)據(jù)位針腳方向-Strobe C0 1Output +Data Bit 0D0 2Output +Data Bit 1D1 3Output+Data Bit 2D2 4Output+Data Bit 3D3 5Output+Data Bit 4D4 6O

38、utput+Data Bit 5D5 7Output+Data Bit 6D6 8Output+Data Bit 7D7 9Output-Acknowledge S6 10Input+Busy S7 11Input+Paper End S512Input+Select In S413Input-Auto Feed C114Output-Error S3 15Input-Initialize C2 16Output-Select C3 17OutputGround - 18-25 Ground串行口的典型代表是RS-232C及其兼容插口，有9針和25針兩類。25針串行口具有20mA電流環(huán)接口功能

39、，用9、11、18、25針來實現(xiàn)。其針腳功能如下：針腳 功能 針腳 功能1 未用2 發(fā)出數(shù)據(jù)(TXD) 11 數(shù)據(jù)發(fā)送(一)3 接受數(shù)據(jù)(RXD) 12-17 未用4 請求發(fā)送(RTS) 18 數(shù)據(jù)接收(+)5 清除發(fā)送(CTS) 19 未用6 數(shù)據(jù)準(zhǔn)備好(DSR) 20 數(shù)據(jù)終端準(zhǔn)備好比(DTR)7 信號地線路 (SG) 21 未用8 載波檢測 (DCD) 22 振鈴指示精神 (RI)9 發(fā)送返回(+) 23-24 未用10 未用 25 接收返回(一)高速AD和RS232串口電路MAX3232CSA引腳功能：7、8、13、14號引腳于串口相連，7、13號引腳向外部輸出數(shù)據(jù)，8、14號引腳接受

40、外部數(shù)據(jù)9、1210、11號引腳于芯片EP1C6Q240C8連接，作用于信號的傳輸。TLC5510TLC5510是一種新型數(shù)模轉(zhuǎn)換器件（ADC）引腳功能：AD和DA轉(zhuǎn)換電路以及AS下載模塊ADC0809ADC0809芯片有28條引腳，采用雙列直插式封裝，ADC0809的工作過程是：首先輸入3位地址，并使ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8路模擬輸入之一到比較器。START上升沿將逐次逼近寄存器復(fù)位。下降沿啟動 AD轉(zhuǎn)換，之后EOC輸出信號變低，指示轉(zhuǎn)換正在進行。直到AD轉(zhuǎn)換完成，EOC變?yōu)楦唠娖?，指示AD轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個信號可用作中斷申請。當(dāng)OE輸入高電平

41、時，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。其引腳功能如下：IN0IN7：8路模擬量輸入端D0D7：8位數(shù)字量輸出端ADDA、ADDB、ADDC：3位地址輸入線，用于選通8路模擬輸入中的一路ALE：地址鎖存允許信號，輸入，高電平有效 START： AD轉(zhuǎn)換啟動信號，輸入，高電平有效 EOC： AD轉(zhuǎn)換結(jié)束信號，輸出，當(dāng)AD轉(zhuǎn)換結(jié)束時，此端輸出一個高電平 （轉(zhuǎn)換期間一直為低電平）。 OE：數(shù)據(jù)輸出允許信號，輸入，高電平有效。當(dāng)AD轉(zhuǎn)換結(jié)束時，此端輸入 一個高電平，才能打開輸出三態(tài)門，輸出數(shù)字量 CLK：時鐘脈沖輸入端。要求時鐘頻率不高于640KHZ REF（+）、REF（-）：基準(zhǔn)電壓

42、 Vcc：電源，單一5V GND：地 U17DAC0832DAC0832輸出的是電流，一般要求輸出是電壓，所以還必須經(jīng)過一個外接的運算放大器轉(zhuǎn)換成電壓 引腳功能：D10D17：數(shù)字信號輸入端ILE：輸入寄存器允許，高電平有效CS：片選信號，低電平有效WR1：寫信號1，低電平有效XFER：傳送控制信號，低電平有效WR2：寫信號2，低電平有效IOUT1、IOUT2：DAC電流輸出端Rfb：是集成在片內(nèi)的外接運放的反饋電阻Vref：基準(zhǔn)電壓（-1212V）Vcc：是源電壓（+5+15V）AGND：模擬地 NGND：數(shù)字地，可與AGND接在一起使用JTAG引腳功能：TCK:測試時鐘輸入TDO:測試數(shù)據(jù)

43、輸出TDI:測試數(shù)據(jù)輸入TMS:測試模式選擇引腳功能：DCLK:時鐘周期控制CONF_DONE:通過外部上拉電平nCONFIG:選擇引腳配置DATA0：接入數(shù)據(jù)信號關(guān)于PCB文件、原理圖文件都放在附件里面了，還有生成的原理圖元件庫、PCB元件庫都在里面 基于EP1C6Q240C8的直流電機硬件設(shè)計電路 所有模塊均在里面；張旭東2012年3月18日Graduation designTitle: DC motor control system based on FPGA hardware designCollege of physics and Information Engineering Sc

44、ience Institute: Major in electronic information engineering The class number B08073011School No. 200807301124Name of student Zhang XudongTeachers Cao ChangMaoThe first part: packageFigure U21A, U21B, U21C, U21D said the same piece of chip EP1C6Q240C8, has 240 pins, using the PQFP package (Plastic Q

45、uad Flat Package, plastic quad flat package ), PQFP packaged chip has peripheral pins, and the pins between distance is very small, pin is also very small, general mass large scale integrated circuit using this form of encapsulation.This form of packaged chip must use SMT ( Surface Mount Technology,

46、 SMT chip pins ) on the edge of the board is welded together with.To SMT technology, personal understanding, i.e., surface mount technology, generally used to weld some pins in the hundreds more chips, such as BGA, PGA generally use this technique;Such as notebook motherboard Intel Beiqiao chip, gen

47、erally adopts spherical package, and as the older Intel 965bottom spherical pins are about more than 600notebook, now popular P43, P45, P55, X58, from the P43generation pin up to thousands or even more, the benefits of doing so is to save space,. Is the test at the time of trouble, such as BGA packa

48、ged chip welding general after going up, top to draw several contacts, to prevent the use of broken, convenient to use multimeter oscilloscope to test various pathways or for repair.For several types of this chip, in addition to PQFP rare master can manual welding, are generally used for placement m

49、achine to undertake specialized welding work.Here is simple to introduce these two kinds of package:PQFP / PFP package has the following characteristicsApplicable to SMD surface mount technology in PCB mounted on a circuit board wiring.2suitable for high frequency use. Convenient operation, high rel

50、iability. The chip area and area ratio between the smaller package. Intel series CPU in 80286,80386 and some486 motherboard using this form of encapsulation.Where SMD represents SMD assembly device;BGA ball grid array packageWith the development of integrated circuit technology, the integrated circu

51、it package requirements more stringent. This is because the packaging technology related to product function, when the frequency of IC than 100MHz, traditional package may have a so-called CrossTalk ( crosstalk) phenomenon, and when the IC pin number is greater than 208 Pin, the traditional way of p

52、ackaging has its difficulties. Therefore, in addition to the use of the QFP package, most high pin count chip ( such as graphics chip and chip group ) is to use BGA ( Ball Grid Array Package ) packaging technology. BGA has become CPU, motherboard South / Beiqiao chip, high density, high performance,

53、 multi pin package best choice.The second part: circuit diagramOn the principle of:When we put the schematic component library to do a good job after, in principle, to have the principle diagram, we can select the make library option can be generated to be referenced diagram components library, we c

54、an use automatic number to every module number, can also be manually coded, and then the tools found in footprints Manager tab can be used to check the device package, if it is found that the device was not encapsulated, can be found in the library a and the device number of pins with the same types

55、 of chip packaging of the device package package operation; after the completion of DRC testing, and updates to the PCB, as the only principle diagram analysis, here is not it is introduced in detail.In the schematic, attentive person can discover, not separate can only look at U21A this chip, but t

56、his is only part of the chip, in order to facilitate the observation, we put the power supply, the clock frequency, JTAG download export and AS download export separate out as the4most;A, U21A chip is the main part of the:EP1C6Q240C8main part, the part of the pin a little bit more ( described later

57、);In two, U21B module that is JTAG and AS download circuit:In 1, AS profile:AS ( Active Serial FPGA ) is important to configure means, by the FPGA device boot configuration operation process, it controls the external memory and initialization process, such as EPCS1, EPCS series. EPCS4 configuration

58、device for the AS model, currently only supports Cyclone series. The use of Altera serial configuration devices to complete. During the period of Cyclone in active status, during configuration in a subordinate position. The configuration data is sent to FPGA by DATA0 pin. The configuration data is s

59、ynchronized in the DCLK input,1 clock cycle to transmit1 data bits.The other configuration mode and JTAG, PS etc.JTAG modeJTAG is mainly used for chip internal testing. TMS, TCK, TDI, TDO, respectively, mode selection, clock, data input and data output line. In the EP1C6Q240C8 chip, we can find the

60、corresponding to the148,147,155,149of the four pins, JTAG is a serial interface, using the printer port simple JTAG cable, is the use of print output with latch characteristics, using the software through I / O generated JTAG sequence. By the JTAG standards, through the JTAG read / write a byte to a