學(xué)號姓名譯碼器實(shí)驗(yàn)報(bào)告

1、電孑科實(shí) 驗(yàn) 報(bào)告學(xué)生姓名：學(xué) 號：指導(dǎo)教師：黃敏實(shí)驗(yàn)地點(diǎn)：主樓C2-514實(shí)驗(yàn)時間：（1班）一、實(shí)驗(yàn)室名稱：虛擬儀器實(shí)驗(yàn)室二、實(shí)驗(yàn)項(xiàng)目名稱：3-8譯碼器實(shí)驗(yàn)三、實(shí)驗(yàn)學(xué)時：4學(xué)時四、實(shí)驗(yàn)原理開發(fā)板上共四個按鍵：SW3SW6,其中SW3為總開關(guān)；SW4、SW5 SW6作為三個譯碼輸入。本實(shí)驗(yàn)3-8譯碼器所有的接口如下。 input ext clk 25m,計(jì)算機(jī)（安裝QUartUS II &軟件平臺）；2. CyCIOne IV FPGA 開發(fā)板一套（帶 AItera USB-BIaSter 下載器）。八.實(shí)驗(yàn)步驟（1）新建工程，設(shè)置器件屬性：在QUartUS II平臺中，新建一個 工程（注意命

2、名規(guī)范），在“Family”中選擇“Cyclone IV E”系 列,Available device” 中選擇具體型號 “EP4CE6E22C8”,設(shè)置 好器件屬性。在EDA TOOI SettingS頁面中，可以設(shè)置Ll程各個 開發(fā)環(huán)節(jié)中需要用到的第三方（AItera公司以外）EDA工具，我 們只需要設(shè)置Simulation” 工具為 UMOdeISim-Altera, FOrmat 為Verilog HDL即可，其他工具不涉及，因此都默認(rèn)為o （詳見實(shí)驗(yàn)指導(dǎo)書）（2）VeriIOg源碼文件創(chuàng)建與編輯：點(diǎn)擊菜單欄的F訂e*New ”, 然后彈出如圖所示的新建文件窗口，在這里我們可以選擇各種

3、需 要的設(shè)計(jì)文件格式?？梢宰鳛楣こ添攲釉O(shè)計(jì)文件的格式主要在 DeSign FiIeS 類別下,我們選擇 VeriIOg HDL FiIe （或者 VHDL FiIe）并單擊OK完成文件創(chuàng)建。將新建的文件保存后通過菜單欄Project Add/RemOVe Fes in PrOjeCt n 將剛剛創(chuàng)建的文件 加入新建的工程中，點(diǎn)擊“Add”加入后選擇OK按鈕。（詳見實(shí)驗(yàn) 指導(dǎo)書）（3）ModeISinl仿真驗(yàn)證：將工程編譯，無誤后，釆用第三方EDA仿 真工具M(jìn)OdeISim進(jìn)行仿真。1）設(shè)置路徑：點(diǎn)擊TOOIS -* OPtiOnS”,進(jìn)入選項(xiàng)卡 UGeneraI EDA TOOI Option

4、s,設(shè)置UMOdeISim-Altera,后面的路徑,即我們安裝MOdeISim時的路 徑；2）完成測試腳本創(chuàng)建與編輯；3）測試腳本關(guān)聯(lián)設(shè)置；4）調(diào) 用MOdeISim進(jìn)行功能仿真和時序仿真。（詳見實(shí)驗(yàn)指導(dǎo)書）（4）管腳分配：根據(jù)文檔“SF-CY4 FPGA學(xué)習(xí)板原理圖”對3-8譯 碼器的進(jìn)行引腳分配。（詳見實(shí)驗(yàn)指導(dǎo)書）（5）綜合、實(shí)現(xiàn)與配置文件產(chǎn)生綜合。（詳見實(shí)驗(yàn)指導(dǎo)書）（6）FPGA在線下載配置：1）連接開發(fā)板并給開發(fā)板供電；2）開啟 PrOgrammer界面；3）識別USB-Blaster; 4）執(zhí)行在線下載操作。（詳見實(shí)驗(yàn)指導(dǎo)書）（7）撥動開發(fā)板對應(yīng)按鈕，觀察輸出是否符合預(yù)期。（8）給

5、開發(fā)板斷電，清理器件，實(shí)驗(yàn)結(jié)束。九、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析用VeriIOg HDL語言編寫3-8譯碼器源碼如下：module txtl（input ext_CIk_25m,inpUt ext_:TSt_n,input 3:0 switch,OUtPUt regu7:0 Ied );negedge ext_:TSt_n)always(POSedge ext_clk_25m o if (! ext_:TSt_n)led=8,hff;else if(SWitChL0)led=8, hff;else beginCaSe(SWitch3:1)3blll:Ied二 3bll0:Ied二3,bl01zled=8

6、,bllll-1011; 3,bl00led=8,bllll-0111; 3b011:Ied二 8blll(LllI1; 3b010:Ied二3, blzled=8,bllkllll; 3,b000led- 2A?-冷：月0 * *時:：，： i, - K 沼 JTX7 IIlHI卜 L，a，IWL-B-b*iw4, Wx.LMtee * I J rJ IT I B I功能仿真波形圖3 (SWitCh0 = 0)當(dāng)SWitCh01二0時，輸出狀態(tài)隨著SWitCh3:11的變化而變 化，需要覆蓋到所有Ied都曾點(diǎn)亮的情況。時字仿真總體波形圖(波形上需要體現(xiàn)延時情況)根據(jù)原理圖完成管腳分配（提供管

7、腳分配截圖）Hamed! NodCrtime, extj*.25m V extjjt-n ?S WP) twM 汽碉翩 翠Mra 理 W(IJ1V刑血囚 %1V 1 ,V TO) DrCCtCnIflpUtInputOUtPUtOUtPUtOUtPUtOUSU9 OUtPUtOutputOUtPUtIoCdt)OnWNJ3PlNJ4m.mj叩仁3MN.7 咖.10PKnWN_23W Sort加 GroupFitter IOceDonWStantod8 LWPDV32,5V(Ut)B2JPzLSV(OftuIt)BLHOPWJISY(Cfcfait)e:.wPgSY(deUt)0LWPSNJ2v(Wt)BieNoPtN725丫&血8!J叫01SV(JQBLWPlNJlISVfdeWfl2SY(de)L5Y(deJt)B2.N002.W85.N0Ifput UlPUt 心 KHPUtRlNJo叮_33WLWS顒3MN.916乙S Y(deit)MY(*3t)2-Sv(t)15V(defedt)輸入端口:時鐘復(fù)位/按鍵SW3 SW6：輸出端口:圖1管腳分配對應(yīng)關(guān)系圖根據(jù)上面原理圖對應(yīng)關(guān)系，可以得到對應(yīng)得到輸入/輸出端口對應(yīng)的 管腳，雙擊每個信號對應(yīng)的LOCatiOn部分，輸入對應(yīng)的管腳即可完成分 配。分配好的如下圖所示