金屬氧化物半導體場效應管

1、金屬氧化物半導體場效應管第1頁，共119頁，2022年，5月20日，22點19分，星期三概述MOSFET： Metal Oxide Semiconductor Field Effect Transistor，是超大規(guī)模集成電路的主流器件。圖6-1：MOSFET的透視圖柵極：鋁、多晶硅（poly）等絕緣層：sio2圖中尺寸的表示：溝道長度、氧化層厚度、器件寬度第2頁，共119頁，2022年，5月20日，22點19分，星期三概述源極和襯底、漏極和襯底形成兩個PN結。工作原理：在柵極加上足夠大的電壓，在柵極下方的半導體表面上會形成反型層，從而將漏極和源極連接，形成導電溝道。N溝道和P溝道MOSFET

2、只有一種載流子導電，是單極器件第3頁，共119頁，2022年，5月20日，22點19分，星期三概述導電溝道的電導受控于柵極電壓，所以漏極電流的大小不僅受漏電壓的控制，還受到柵電壓的控制，這是MOSFET晶體管的工作基本原理。MOSFET是利用半導體的表面效應制成的器件器件的工作原理與表面現(xiàn)象和性質密切相關。第4頁，共119頁，2022年，5月20日，22點19分，星期三6.1 理想MOS結構的表面空間電荷區(qū)理想MOS結構和實際MOS結構圖6-2：MOS電容器的基本結構和能帶圖理想MOS結構基于以下假設：（1）在氧化物中或在氧化物和半導體之間的界面上不存在電荷。（2）金屬和半導體之間的功函數(shù)差為

3、零，如繪于圖6-2b中的情形。第5頁，共119頁，2022年，5月20日，22點19分，星期三功函數(shù)：真空能級到費米能級的能量間隔，即阻止電子逃逸的勢壘。第二個條件表明金屬和半導體表面的勢能相等。前兩個條件表明：若沒有外加電壓，半導體的能帶從表面到內部都是平的。6.1 理想MOS結構的表明空間電荷區(qū)第6頁，共119頁，2022年，5月20日，22點19分，星期三（3）sio2層是良好的絕緣體，能阻擋直流電流流過。因此，即使有外加電壓，表面空間電荷區(qū)也處于熱平衡狀態(tài)，這使得整個表面空間電荷區(qū)中費米能級為常數(shù)。6.1 理想MOS結構的表明空間電荷區(qū)第7頁，共119頁，2022年，5月20日，22點

4、19分，星期三半導體表面空間電荷區(qū)當在電容器兩端加上電壓后，就會在MOS電容器的兩個極板金屬和半導體上產生感應電荷。電量相同，極性相反，分別為QM和QS。由于金屬中的自由載流子濃度遠大于半導體，因此在半導體中形成一個相當厚的電荷層?？臻g電荷區(qū)的電場從半導體表面到內部逐漸減弱。第8頁，共119頁，2022年，5月20日，22點19分，星期三6.1.1半導體表面空間電荷區(qū)根據(jù)電磁場的邊界條件，每個極板上的感應電荷與電場之間滿足如下關系： 為自由空間的電容率， 為氧化物的相對介電常數(shù)， 為半導體表面的電場， 為半導體相對介電常數(shù)， 為氧化層中的電場。第9頁，共119頁，2022年，5月20日，22點

5、19分，星期三半導體表面空間電荷區(qū)空間電荷區(qū)中電場的出現(xiàn)使半導體表面與體之間產生一個電位差。半導體表面電勢 ，被稱為表面勢。圖6-3，加上電壓后MOS結構內的電位分布。第10頁，共119頁，2022年，5月20日，22點19分，星期三半導體表面空間電荷區(qū) 為空間電荷區(qū)在半導體內部的邊界，亦即空間電荷區(qū)寬度。外加電壓 為跨越氧化層的電壓 和表面勢 所分攤：第11頁，共119頁，2022年，5月20日，22點19分，星期三半導體表面空間電荷區(qū)第12頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型空間電荷區(qū)的電勢差改變了空間電荷區(qū)的能帶圖。根據(jù)外加電壓

6、VG的極性和大小，在半導體表明有可能實現(xiàn)三種不同的載流子分布情況：載流子積累、載流子耗盡和載流子反型。第13頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型1、載流子積累緊靠硅表面的多數(shù)載流子濃度大于體內熱平衡多數(shù)載流子濃度時，稱為載流子積累現(xiàn)象。以P型半導體為例，金屬電極加負電壓，半導體表面電勢為負，表面能帶向上彎曲第14頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型由熱平衡載流子密度(1-7-28和1-7-29)如圖6-4（a）在半導體表面形成空穴積累。第15頁，共119頁，2022年，5月2

7、0日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型第16頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型2、載流子耗盡金屬電極加正電壓，半導體表面電勢為正，表面能帶向下彎曲，造成表面多數(shù)載流子空穴的耗盡，少子電子的數(shù)目有所增加。單位面積下的總電荷為：式中 為耗盡層寬度。第17頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型由泊松方程可以得到如下的關系，類似于NP單邊突變結第18頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型第19頁，共11

8、9頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型3、載流子反型在耗盡基礎上進一步增加偏壓，使能帶進一步向下彎曲，在半導體表面，出現(xiàn)少數(shù)載流子電子濃度高于本征載流子濃度，而多數(shù)載流子空穴的濃度低于本征載流子濃度的現(xiàn)象，即表面的半導體由P型變成了N型，稱為反型層，這種現(xiàn)象稱為載流子反型。第20頁，共119頁，2022年，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型如圖6-4（c）所示。在xI的右邊區(qū)域仍然為P型，半導體表面感應出PN結。當撤銷外加電壓后，反型層消失，PN結也消失。這種PN結稱為物理PN結。第21頁，共119頁，2022年

9、，5月20日，22點19分，星期三6.1.2 載流子的積累、耗盡和反型第22頁，共119頁，2022年，5月20日，22點19分，星期三6.1.3 反型和強反型條件反型的特點：半導體表面少數(shù)載流子電子濃度高于本征載流子濃度即因此反型條件為 即半導體表面電勢等于半導體體內的費米勢 第23頁，共119頁，2022年，5月20日，22點19分，星期三6.1.3 反型和強反型條件強反型的特點：半導體表面少數(shù)載流子電子濃度高于熱平衡時的多數(shù)載流子濃度即因此反型條件為 為出現(xiàn)強反型時的表面電勢。第24頁，共119頁，2022年，5月20日，22點19分，星期三6.1.3 反型和強反型條件出現(xiàn)強反型后，繼續(xù)

10、增加偏壓VG，導帶電子在很薄的強反型層中迅速增加，屏蔽了外電場?？臻g電荷區(qū)的勢壘高度、表面勢、固定的受主電荷，以及空間電荷區(qū)的寬度，都基本不變。反型層又稱為導電溝道，是MOS場效應晶體管工作的物理基礎。第25頁，共119頁，2022年，5月20日，22點19分，星期三6.1.3 反型和強反型條件第26頁，共119頁，2022年，5月20日，22點19分，星期三6.1.3 反型和強反型條件由公式6-1-16，發(fā)生強反型時的感應PN結耗盡層厚度為由公式6-1-15，總的表面空間電荷為第27頁，共119頁，2022年，5月20日，22點19分，星期三6.1.3 反型和強反型條件 為反型層中單位面積下

11、的可動電荷，又稱為溝道電荷。對于P型半導體，就是反型層中單位面積的電子電荷，是外加電壓VG的函數(shù)（公式6-1-9和6-1-2），在MOSFET中是傳導電流的載流子。第28頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器MOS系統(tǒng)具有一定的電容效應，因此把它叫做MOS電容器。但QM并不正比于VG，因此需要討論微分電容。系統(tǒng)單位面積的微分電容第29頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器微分電容C與外加偏壓VG的關系稱為MOS系統(tǒng)的電容電壓特性。令第30頁，共119頁，2022年，5月20日，22點19分，星期三6.2

12、 理想MOS電容器則有其中 為絕緣層單位面積上的電容， 為半導體表面空間電荷區(qū)單位面積電容。兩者串聯(lián)構成MOS電容C。 稱為歸一化電容。第31頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器絕緣層電容為常數(shù)，不隨外加電壓變化：因此求MOS系統(tǒng)的電容電壓特性關鍵是求CS隨VG變化的規(guī)律。將電容隨電壓的變化分成幾個區(qū)域，大致情況如圖6-7所示。第32頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器第33頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器（1）積累區(qū)（VG0）由下列兩個公式得到電

13、容第37頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器耗盡層厚度隨電壓上升而加厚，CS下降。歸一化電容 隨著外加偏壓 的增加而減小。如圖6-7和6-9所示。第38頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器（4）反型區(qū)（VG0）出現(xiàn)反型后的電容與電壓變化頻率有很大關系，如圖6-9所示。在積累區(qū)和耗盡區(qū)，QS的變化主要由多子空穴的流動引起，變化的快慢由襯底的介電弛豫時間 決定，一般較短。即只要外界電壓的變化頻率 電容C就與頻率無關。第39頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容

14、器出現(xiàn)反型后，少子濃度不能被忽略，表面電荷由兩部分組成：反型層中的電子電荷QI，耗盡層中的受主電荷QB表面電容CS為第40頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器先考慮QI的積累過程，有兩個來源：來自于襯底，很少；來自于耗盡區(qū)的電子空穴對產生，與載流子壽命有關（一般較長）同樣，當MOS上的電壓減小時，反型層中的電子要減少，少子數(shù)目的減少主要依賴于電子和空穴在耗盡層的復合來實現(xiàn)。第41頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器（1）高頻電壓電壓的變化太快，使得QI來不及變化第42頁，共119頁，2022年，5月

15、20日，22點19分，星期三6.2 理想MOS電容器隨著VG的增加，耗盡層厚度增加，電容下降。隨著VG增加而形成強反型時，反型層中的電子電荷不斷增加，xd不再增加，MOS電容達到最小值。如圖6-7中的虛線。第43頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器（2）低頻電壓此時載流子壽命與信號頻率變化相當，反型層中的電子電荷變化屏蔽了信號電場,QI的變化對電容貢獻較大，而耗盡層寬度和電荷基本不變。形成反型后，QI隨電壓的變化很快，CS很大 。如圖6-7。第44頁，共119頁，2022年，5月20日，22點19分，星期三6.2 理想MOS電容器總結：MOS系統(tǒng)

16、電容特性1。由兩個電容CO和CS串聯(lián)。較小的電容起主要作用。2、C-V特性積累區(qū)、平帶情況、耗盡區(qū)、反型區(qū)、C-V特性隨信號頻率的變化。第45頁，共119頁，2022年，5月20日，22點19分，星期三6.3 溝道電導與閾值電壓一、溝道電導反型層在源和漏之間形成了一條導電通道，稱為溝道。溝道電導為式中 為溝道中的電子濃度。 為溝道寬度。第46頁，共119頁，2022年，5月20日，22點19分，星期三6.3 溝道電導與閾值電壓即為反型層中單位面積下的總的電子電荷溝道電導為第47頁，共119頁，2022年，5月20日，22點19分，星期三6.3 溝道電導與閾值電壓二、閾值電壓 ：定義為形成強反型

17、所需要的最小柵電壓。當出現(xiàn)強反型時第48頁，共119頁，2022年，5月20日，22點19分，星期三6.3 溝道電導與閾值電壓溝道感應電荷QI受到VG的控制，只有當VGVTH時，才會有QI。這是MOSFET工作的基礎-場效應。閾值電壓：第49頁，共119頁，2022年，5月20日，22點19分，星期三6.3 溝道電導與閾值電壓第一項表示在形成強反型時，要用一部分電壓去支撐空間電荷 ；第二項表示要用一部分電壓為半導體表面提供達到強反型時所需要的表面勢 。第50頁，共119頁，2022年，5月20日，22點19分，星期三6.4 實際MOS的電容電壓特性功函數(shù)的影響功函數(shù)的定義：把一個電子從費米能級

18、移動到真空能級上所需要做的功。實際系統(tǒng)中，鋁的功函數(shù)比P型硅要小，因此前者的費米能級要高。從電子的運動趨勢可得，當VG=0時，半導體的表面勢第51頁，共119頁，2022年，5月20日，22點19分，星期三6.4.1功函數(shù)的影響表面勢的存在使得在半導體表面，能帶向下彎曲。要消除功函數(shù)差所帶來的影響，就必須在金屬電極上加一個負電壓，稱為平帶電壓。第52頁，共119頁，2022年，5月20日，22點19分，星期三功函數(shù)的影響第53頁，共119頁，2022年，5月20日，22點19分，星期三6.4.1功函數(shù)的影響在一般情況下，外加電壓VG的一部分VG1用來使能帶拉平，剩下的一部分 VG-VG1起到理

19、想MOS系統(tǒng)的VG的作用。對于半導體的空間電荷以及MOS的C-V特性而言， VG-VG1起著有效電壓的作用。第54頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響氧化層電荷和Si-SiO2界面陷阱（包括四種電荷）：界面陷阱電荷、氧化物固定電荷、氧化物陷阱電荷、可移動離子電荷。第55頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響第56頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響（1）界面陷阱電荷（interface trapped charge）（2）氧化物固定電荷（fixed

20、 oxide charge）（3）氧化物陷阱電荷（oxide trapped charge）大都可以通過低溫退火消除。第57頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響（4）可動離子電荷（mobile ionic charge）諸如鈉離子和其它堿金屬離子，在高溫和高壓下工作時，它們能在氧化層內移動。第58頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響忽略功函數(shù)的影響。由于上述四種非理想陷阱及電荷的影響，在VG=0的情況下，會在氧化層中積累一定的正電荷。取金屬氧化物截面為橫坐標0點，假設在x處的薄層中有單位面積正電

21、荷Q0。假設在金屬表面上感應出的負電荷為QM，在半導體表面上感應出的負電荷為QS第59頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響且有關系QM+QS=Q0此時半導體表面的能帶向下彎曲，為拉平能帶，需要在金屬電極上加一個負電壓VG2，使QM=Q0，QS=0。第60頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響因此絕緣層中正電荷對平帶電壓的影響與它們的位置有關，離金屬電極越近，對平帶電壓的影響越小。如果氧化層中正電荷連續(xù)分布，電荷體密度為 ，則第61頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱

22、和氧化物電荷的影響總的平帶電壓其中 稱為有效面電荷。第62頁，共119頁，2022年，5月20日，22點19分，星期三界面陷阱和氧化物電荷的影響為了方便，將上述四種電荷統(tǒng)稱為氧化層電荷，記為Q0。在多數(shù)情況下，在硅氧化硅截面上由表面態(tài)引起的電荷占優(yōu)勢，取x=x0，則平帶電壓為第63頁，共119頁，2022年，5月20日，22點19分，星期三6.4.3 實際MOS閾值電壓和C-V曲線綜合考慮功函數(shù)差和氧化層電荷的影響，為實現(xiàn)平帶條件所需的偏壓即平帶電壓。閾值電壓必須修正，改寫為第64頁，共119頁，2022年，5月20日，22點19分，星期三6.4.3 實際MOS閾值電壓和C-V曲線第一項是為消

23、除半導體和金屬的功函數(shù)差的影響，金屬電極相對于半導體所需要加的外加電壓；第二項是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側所需要加的外加電壓；第65頁，共119頁，2022年，5月20日，22點19分，星期三6.4.3 實際MOS閾值電壓和C-V曲線第三項是支撐出現(xiàn)強反型時的體電荷 所需要的外加電壓；第四項是開始出現(xiàn)強反型層時，半導體表面所需的表面勢。第66頁，共119頁，2022年，5月20日，22點19分，星期三6.4.3 實際MOS閾值電壓和C-V曲線外加偏壓VG的一部分VFB用來使能帶拉平，剩下的一部分VG-VFB起到理想MOS系統(tǒng)的VG作用。而VFBVDsat時，夾斷點左

24、移，但夾斷點的電壓保持不變即溝道兩端電壓保持不變，因此漏電流也不變，主要變化是L縮短第73頁，共119頁，2022年，5月20日，22點19分，星期三6.5.1基本結構和工作過程第74頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性將襯底和源接地。第75頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性（1）線性區(qū)溝道感應電荷漂移電子電流第76頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性漏電流方程（6-5-4）式稱為薩支唐（C.T. Sah）方程。第77頁，共119頁，2022年，5月20日，22點19

25、分，星期三6.5.2靜態(tài)特性考慮到溝道電壓的作用將6-5-6代入6-4-12，再代入6-5-4，積分后得到6-5-7。一般采用簡化的6-5-4表示漏電流。圖6-17：6-5-4和6-5-7兩種I/V特性的比較第78頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性（2）飽和區(qū)假設在L點發(fā)生夾斷，則在L處有第79頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性把式（6-5-8）代入式（6-5-4）得上式只在開始飽和時有效。超過這一點，電流可看作常數(shù)。第80頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性第81

26、頁，共119頁，2022年，5月20日，22點19分，星期三6.5.2靜態(tài)特性（3）截止區(qū)沒有形成反型層。第82頁，共119頁，2022年，5月20日，22點19分，星期三6.6 等效電路和頻率響應一、小信號參數(shù)1、線性導納gd對6-5-5求導可得：第83頁，共119頁，2022年，5月20日，22點19分，星期三6.6 等效電路和頻率響應線性區(qū)的電阻，稱為開態(tài)電阻，或導通電阻，可用下式表示第84頁，共119頁，2022年，5月20日，22點19分，星期三6.6 等效電路和頻率響應2、跨導gm線性區(qū)：對6-5-5求導：飽和區(qū)：對6-5-9求導：第85頁，共119頁，2022年，5月20日，22

27、點19分，星期三6.6 等效電路和頻率響應飽和區(qū)跨導gm的表示式和線性區(qū)導納gb 的相同。在假設QB為常數(shù)時才成立?？鐚酥玖薓OSFET的放大能力。3、飽和區(qū)的漏極電阻第86頁，共119頁，2022年，5月20日，22點19分，星期三6.6 等效電路和頻率響應MOSFET小信號等效電路第87頁，共119頁，2022年，5月20日，22點19分，星期三6.6 等效電路和頻率響應4、截止頻率定義為輸出電流和輸入電流之比為1時的頻率，即當器件輸出短路時，器件不能夠放大輸入信號時的頻率。第88頁，共119頁，2022年，5月20日，22點19分，星期三6.6 等效電路和頻率響應柵極總電容CGCGC0

28、ZL結論：為了提高工作頻率或工作速度，溝道長度要短，載流子遷移率要高。 第89頁，共119頁，2022年，5月20日，22點19分，星期三6.7 亞閾值區(qū)當VGS0，對PMOS要求VTH0。對于NMOS器件，由于VFB0，后面兩項的和必須大于VFB才能滿足要求。第98頁，共119頁，2022年，5月20日，22點19分，星期三6.9 影響閾值電壓的其余因素對于PMOS，生產增強型沒有困難。對于NMOS，VTH正比于氧化層厚度和襯底摻雜。圖6-23：VTH在低摻雜下是負的，在高摻雜下變成正的?？刂芕TH方法之一：離子淺注入。通過柵氧化層把雜質注入到溝道表面的薄層內，從而增加溝道的摻雜量，提高閾值

29、電壓。第99頁，共119頁，2022年，5月20日，22點19分，星期三6.9 影響閾值電壓的其余因素控制VTH方法之二：控制氧化層厚度。場區(qū)氧化層比柵氧化層厚，使場區(qū)的閾值電壓大于柵氧化層下的閾值電壓，當柵下形成導電溝道后，場氧化層下的半導體表面仍保持耗盡狀態(tài)。適用于MOS器件之間的隔離。如圖6-24所示。第100頁，共119頁，2022年，5月20日，22點19分，星期三6.9 影響閾值電壓的其余因素防止寄生溝道：在氧化層的上方要走線，當導線電壓較高時，會在場區(qū)半導體表面形成反型，產生寄生溝道，導致電路不能正常工作。為了防止寄生溝道，場區(qū)必須進行高濃度摻雜（摻與襯底同類型的雜質），使表面不

30、容易反型，從而將溝道隔斷。第101頁，共119頁，2022年，5月20日，22點19分，星期三6.9 影響閾值電壓的其余因素控制VTH方法之三：施加襯底偏壓。當在襯底加一個反向偏壓時，耗盡層加寬，QB增加，導致VTH增加。圖6-25：襯底偏壓對閾值電壓的影響第102頁，共119頁，2022年，5月20日，22點19分，星期三6.10 器件尺寸比例為了提高集成度，以及提高頻率特性，器件的尺寸越來越小，由此帶來一些效應，如短溝道效應。當溝道長度縮減后，源極與漏極的電場會影響電荷分布、閾值電壓等。如何縮小尺寸？如何減小短溝道效應？第103頁，共119頁，2022年，5月20日，22點19分，星期三6

31、.10.1 短溝道效應1、線性區(qū)的閾值電壓下降當MOSFET工作在線性區(qū)時，漏極結的耗盡區(qū)寬度近似與源極結相同。由于溝道的耗盡區(qū)與源極和漏極的耗盡區(qū)重疊，由柵極偏壓產生的電場所感應生成的電荷應該近似為梯形。有效溝道長度減小，閾值電壓下降。第104頁，共119頁，2022年，5月20日，22點19分，星期三6.10.1 短溝道效應也可以理解為：溝道長度減小到一定程度后，源、漏結的耗盡區(qū)在整個溝道中所占的比重增大，柵下面的硅表面形成反型層所需的電荷量減小，因而閾值電壓減小。 第105頁，共119頁，2022年，5月20日，22點19分，星期三6.10.1 短溝道效應2、遷移率場相關效應及載流子速度

32、飽和效應低場下遷移率是常數(shù),載流子速度隨電場線性增加。高場下遷移率下降,載流子速度達到飽和,不再與電場有關。速度飽和對使漏端飽和電流大大降低，并且使飽和電流與柵壓的關系不再是長溝道器件中的近平方關系，而是線性關系。 第106頁，共119頁，2022年，5月20日，22點19分，星期三6.10.1 短溝道效應3、亞閾特性退化，器件夾不斷亞閾區(qū)泄漏電流使MOSFET器件關態(tài)特性變差，靜態(tài)功耗變大。在動態(tài)電路和存儲單元中，它還可能導致邏輯狀態(tài)發(fā)生混亂。當短溝道MOSFET的漏極電壓由線性區(qū)增至飽和區(qū)時，其閾值電壓的下降將更嚴重，此效應稱為漏場感應勢壘下降（DIBL）。第107頁，共119頁，2022

33、年，5月20日，22點19分，星期三6.10.1 短溝道效應DIBL效應是指，當漏極加上高電壓時。由于柵很短，漏極與源極太接近會造成的表面區(qū)電場滲透，使得漏極與源極之間的勢壘高度降低，導致電子由源極注入漏極，造成亞閾值電流的增加。因此在短溝道條件中，閾值電壓會隨漏極電壓增加而降低。第108頁，共119頁，2022年，5月20日，22點19分，星期三6.10.1 短溝道效應漏極耗盡層的寬度隨著漏極電壓的增加而擴展，甚至跟源結的耗盡區(qū)相連，至使器件無法關斷。因而由短溝道引起的漏感應勢壘降低(DIBL)效應成為決定短溝道MOS器件尺寸極限的一個基本物理效應。第109頁，共119頁，2022年，5月20日，22點19分，星期三6.10.2 器