畢業(yè)論文-基于Silvaco TCAD半浮柵晶體管的3D建模

1、 -第2章 半浮柵晶體管2.1 從MOS器件到半浮柵晶體管不同于實(shí)驗(yàn)室研究的基于碳納米管、石墨烯等新材料的晶體管，半浮柵晶體管(SFGT)是一種基于標(biāo)準(zhǔn)硅CMOS工藝的微電子器件。SFGT原型器件首先在復(fù)旦大學(xué)的實(shí)驗(yàn)室中研制成功，而與標(biāo)準(zhǔn)CMOS工藝兼容的SFGT器件也已在國(guó)內(nèi)生產(chǎn)線上成功制造出來(lái)。半浮柵晶體管(SFGT)兼容現(xiàn)有主流硅集成電路制造工藝，具有很好的產(chǎn)業(yè)化基礎(chǔ)。半浮柵晶體管(SFGT)并不需要對(duì)現(xiàn)有集成電路制造工藝進(jìn)行很大的改動(dòng).2.2 MOS概述2.2.1 MOSFET結(jié)構(gòu)金屬-氧化物-半導(dǎo)體（MOS）晶體管是一個(gè)四端器件：G（柵）-薄膜氧化層+柵電極層（金屬或摻雜多晶硅），S

2、/D（源/漏）柵極兩側(cè)兩個(gè)重?fù)诫s區(qū)形成PN結(jié)，B（襯底）一般為硅。源漏兩個(gè)電極之間的區(qū)域稱之為溝道區(qū)，源漏及溝道區(qū)通稱為有源區(qū)，有源區(qū)之外稱場(chǎng)區(qū)，場(chǎng)區(qū)上的氧化層（FOX）通常比柵氧化層厚一個(gè)數(shù)量級(jí)，以提高閾值，實(shí)現(xiàn)器件之間的隔離。且注意，由于MOS晶體管的結(jié)構(gòu)式對(duì)稱的，因此在不加偏壓的時(shí)候，無(wú)法區(qū)分器件的源極和漏極，只有加電壓之后才能確定哪一端是源極，哪一端是漏極。如圖2.1為MOS器結(jié)構(gòu)圖，分別為N型（a）與P型（b）： (b)圖2.1 MOS器結(jié)構(gòu)圖 2.2.2根據(jù)器件結(jié)構(gòu)進(jìn)行分類：N溝MOS晶體管（N-MOST）的襯底為P型，源漏區(qū)為重?fù)诫s的N+區(qū)，溝道中載流子為電子。P溝MOS晶體管（

3、P-MOST）的襯底為N型，源漏區(qū)為重?fù)诫s的P+區(qū)，溝道中的載流子為空穴。MOS器件在正常情況下，只有一種載流子（n溝為電子，p溝為空穴）在工作，所以這種器件也可以稱之為單極晶體管，這是對(duì)雙極晶體管來(lái)說(shuō)的，雙極晶體管處于正常工作的同時(shí)它們與兩種類型的載流子（電子和空穴）都有關(guān)。2.2.3根據(jù)工作模式進(jìn)行分類MOSFET在0柵壓時(shí)不存在漏/源導(dǎo)電溝道，這種常斷（關(guān)斷）器件，通常被稱為增強(qiáng)型器件。為使其器件盡可能的形成導(dǎo)電溝道，需要施加一定的柵壓，使其形成導(dǎo)電溝道時(shí)的最小柵壓稱為閾值電壓或開(kāi)啟電壓。MOSFET在0柵壓時(shí)，漏和源之間就已經(jīng)存在一個(gè)導(dǎo)電溝道，即在零柵壓時(shí)，器件也是導(dǎo)通的（常通器件），

4、若要使這種器件截止，需要施加?xùn)艍簩系篮谋M才行，因此稱這種器件為耗盡型器件。它不像增強(qiáng)型器件哪樣，電流只在表面流動(dòng)，而是遠(yuǎn)離表面的體區(qū)中流動(dòng)，因此耗盡型器件有時(shí)也稱為埋溝型器件。2.2.4 短溝道器件短溝道效應(yīng)：當(dāng)器件溝道長(zhǎng)度縮短到可與源/漏結(jié)深相比擬時(shí)，器件特性不能完全用于一維近似理論來(lái)分析，必須進(jìn)行器件參數(shù)和表達(dá)式的修正，這種在溝道變短后使得器件特性偏離長(zhǎng)溝道理想特性的一些現(xiàn)象稱為溝道效應(yīng)，簡(jiǎn)稱短溝道效應(yīng)（SCE）。2.3柵介質(zhì)和柵電極材料MOS器件的柵介質(zhì)材料通常是熱生長(zhǎng)的二氧化硅，隨著器件尺寸的不斷縮小，柵介質(zhì)的質(zhì)量也在不斷提高。MOS器件的柵電極材料可以是金屬、多晶硅或多晶硅和硅化物

5、的復(fù)合柵，鋁是最早使用的金屬，多晶硅是最普遍使用的材料。鋁的薄層電阻一般僅為幾m，而典型的n+和p+多晶硅層的薄層電阻分別為15和25。通過(guò)改變多晶硅的摻雜，例如：多晶硅從簡(jiǎn)并p型變?yōu)楹?jiǎn)并n型，改變功函數(shù)的數(shù)值可以使MOSFET的閾值電壓變化1V左右，這樣可以更方便地調(diào)節(jié)閾值的對(duì)稱性。但采用多晶硅/難熔金屬硅化物，例如CoSi2的復(fù)合柵結(jié)構(gòu)可以解決高阻問(wèn)題，該復(fù)合柵稱為Polycide它的薄層電阻一般為2-5。對(duì)于亞微米技術(shù)，柵通常是多晶硅-硅化物復(fù)合結(jié)構(gòu)。對(duì)于深亞微米器件技術(shù)，柵通常是自對(duì)準(zhǔn)硅化物結(jié)構(gòu)。2.4 MOSFET的基本工作原理金屬-氧化物-半導(dǎo)體型場(chǎng)效應(yīng)管，英文縮寫為 MOSFET

6、，Metal-Oxide-Semiconductor Field-Effect-Transistor，屬于絕緣柵型。其主要特點(diǎn)是在溝道之間與金屬柵極有一層絕緣二氧化硅層，因此具有很高的輸入電阻最高可達(dá)1015。它也分N溝道管和P溝道管。通常是將襯底基板與源極 S接在一起。根據(jù)導(dǎo)電方式的不同MOSFET又分耗盡型、增強(qiáng)型。耗盡型則是指當(dāng)VGS=0時(shí)，即形成溝道加上正確的VGS時(shí)能使多數(shù)載流子流出溝道因而“耗盡”了載流子使管子轉(zhuǎn)向截止。所謂增強(qiáng)型是指當(dāng)VGS=0時(shí)管子是呈截止?fàn)顟B(tài)加上正確的VGS后多數(shù)載流子被吸引到柵極從而“增強(qiáng)”了該區(qū)域的載流子形成導(dǎo)電溝道。 以N溝道為例它是在P型硅襯底上制成兩

7、個(gè)高摻雜濃度的源擴(kuò)散區(qū) N+和漏擴(kuò)散區(qū) N+再分別引出源極S和漏極D。源極與襯底在內(nèi)部連通二者總保持等電位。前頭方向是從外向電表示從P型材料襯底指身N型溝道。當(dāng)漏接電源正極源極接電源負(fù)極并使VGS=0時(shí)溝道電流即漏極電流ID=0。隨著VGS逐漸升高受柵極正電壓的吸引在兩個(gè)擴(kuò)散區(qū)之間就感應(yīng)出帶負(fù)電的少數(shù)載流子形成從漏極到源極的N型溝道當(dāng)VGS大于管子的開(kāi)啟電壓VTN一般約為+2V時(shí)N溝道管開(kāi)始導(dǎo)通形成漏極電流ID。MOS 場(chǎng)效應(yīng)管比較“嬌氣”。這是由于它的輸入電阻很高而柵-源極間電容又非常小極易受外界電磁場(chǎng)或靜電的感應(yīng)而帶電而少量電荷就可在極間。對(duì)于n溝增強(qiáng)型MOSFET，當(dāng)柵壓增大時(shí)，p型半導(dǎo)

8、體表面的多數(shù)載流子空穴逐漸減少、耗盡，而電子逐漸積累到反型。使半導(dǎo)體表面達(dá)到強(qiáng)反型時(shí)所需加的柵源電壓稱為閾值電壓VT（隨溫度的升高而降低）。當(dāng)表面呈現(xiàn)反型時(shí)，電子積累層將在n+源區(qū)和n+ 漏區(qū)之間形成導(dǎo)電溝道。當(dāng)Vds0時(shí)，源漏電極之間有較大的電流 Ids 流過(guò)。當(dāng) VgsVT 并取不同數(shù)值時(shí)，反型層的導(dǎo)電能力將改變，在相同的Vds下也將產(chǎn)生不同的Ids , 實(shí)現(xiàn)柵源電壓Vgs對(duì)源漏電流 Ids 的控制。耗盡型則是在零柵壓是也是導(dǎo)通的，若要截止，需要施加?xùn)艍簩系篮谋M才行，使導(dǎo)電溝道開(kāi)始消失的柵壓稱為夾斷電壓（Vp）。2.5 半浮柵晶體管概述2.5.1簡(jiǎn)介 半浮柵晶體管（SFGT）是介于普通M

9、OSFET晶體管和浮柵晶體管之間的晶體管，它的英文名字是“SFGT，Semi-Floating-Gate Transistor”，簡(jiǎn)稱SFGT?！鞍敫拧币辉~源于一種結(jié)構(gòu)特殊的MOS晶體管。這種MOS晶體管形成的柵極有兩個(gè)多晶硅，其中一個(gè)有電氣連接，叫控制柵，在一般意義上也就是柵極；還有一個(gè)沒(méi)有外引線，它被完全包裹在一層SiO2介質(zhì)層里面，是浮空的，所以稱之為浮柵。從目前應(yīng)用情況來(lái)看，浮柵技術(shù)大部分都是以浮柵MOS晶體管的形式應(yīng)用于時(shí)間之中的。2.5.2應(yīng)用領(lǐng)域作為一種新型的基礎(chǔ)器件，半浮柵晶體管（SFGT）可應(yīng)用于不同的集成電路。首先，它可以取代一部分的SRAM，即靜態(tài)隨機(jī)存儲(chǔ)器。SRAM是

10、一種具有高速靜態(tài)存取功能的存儲(chǔ)器，多應(yīng)用于中央處理器（CPU）內(nèi)的高速緩存，對(duì)處理器性能起到?jīng)Q定性的作用。傳統(tǒng)SRAM需用6個(gè)MOSFET晶體管才能構(gòu)成一個(gè)存儲(chǔ)單元，集成度較低，占用面積大。半浮柵晶體管則可以單個(gè)晶體管構(gòu)成一個(gè)存儲(chǔ)單元，存儲(chǔ)速度接近由6個(gè)晶體管構(gòu)成的SRAM存儲(chǔ)單元。因此，由半浮柵晶體管（SFGT）構(gòu)成的SRAM單元面積更小，密度相比傳統(tǒng)SRAM大約可提高10倍。顯然如果在同等工藝尺寸下，半浮柵晶體管（SFGT）構(gòu)成的SRAM具有高密度和低功耗的明顯優(yōu)勢(shì)。其次，半浮柵晶體管（SFGT）還可以應(yīng)用于DRAM領(lǐng)域。DRAM（Dynamic Random Access Memory）

11、，即動(dòng)態(tài)隨機(jī)存儲(chǔ)器，廣泛應(yīng)用于計(jì)算機(jī)內(nèi)存。其基本單元由1T1C構(gòu)成，也就是一個(gè)晶體管加一個(gè)電容的結(jié)構(gòu)。由于其電容需要保持一定電荷量來(lái)有效地存儲(chǔ)信息，無(wú)法像MOSFET那樣持續(xù)縮小尺寸。業(yè)界通常通過(guò)挖“深槽”等手段制造特殊結(jié)構(gòu)的電容來(lái)縮小其占用的面積，但隨著存儲(chǔ)密度提升，電容加工的技術(shù)難度和成本大幅度提高。因此，業(yè)界一直在尋找可以用于制造DRAM的無(wú)電容器件技術(shù)，而半浮柵晶體管（SFGT）構(gòu)成的DRAM無(wú)需電容器便可實(shí)現(xiàn)傳統(tǒng)DRAM全部功能，不但成本大幅降低，而且集成度更高，讀寫速度更快。半浮柵晶體管(SFGT)不但應(yīng)用于存儲(chǔ)器，它還可以應(yīng)用于主動(dòng)式圖像傳感器芯片（APS）。傳統(tǒng)的圖像傳感器芯片

12、需要用三個(gè)晶體管和一個(gè)感光二極管構(gòu)成一個(gè)感光單元，而由單個(gè)半浮柵晶體管構(gòu)成的新型圖像傳感器單元在面積上能縮小20%以上。感光單元密度提高，使圖像傳感器芯片的分辨率和靈敏度得到提升。2.5.3半浮柵晶體管結(jié)構(gòu)及性能如下圖（2.2）所示，它說(shuō)明了MOSFET到SFG的過(guò)程。圖2.2 晶體管-浮柵晶體管-半浮柵晶體管電流與電壓曲線圖MOSFET如圖2.5（A）和轉(zhuǎn)移特征FG-MOSFET如圖2.5(B)和SFG晶體管如圖2.5(C與D)。Semi-Floating-gate通過(guò)連接浮柵FG-MOSFET的溝道通過(guò)PN結(jié)二極管。當(dāng)二極管作為光電二極管，Photo-Sensing函數(shù)可以實(shí)現(xiàn)。當(dāng)擴(kuò)展Co

13、ntrol-Gate到二極管,嵌入式TFET形成和Writing-1大大加速操作。金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)是目前集成電路中最基本的器件，工藝的進(jìn)步讓MOSFET晶體管的尺寸不斷縮小，而其功率密度也一直在升高。我們常用的U盤等閃存芯片則采用了另一種稱為浮柵晶體管的器件。閃存又稱“非揮發(fā)性存儲(chǔ)器”。所謂“非揮發(fā)”，就是在芯片沒(méi)有供電的情況下，信息仍被保存不會(huì)丟失。這種器件在寫入和擦除時(shí)都需要有電流通過(guò)一層接近5納米厚的氧化硅介質(zhì)，因此需要較高的操作電壓(接近20伏)和較長(zhǎng)的時(shí)間(微秒級(jí))?？茖W(xué)家們把一個(gè)隧穿場(chǎng)效應(yīng)晶體管(TFET)和浮柵器件結(jié)合起來(lái)，構(gòu)成了一種全新的“半浮柵

14、”結(jié)構(gòu)的器件，稱為半浮柵晶體管，結(jié)構(gòu)示意圖如下圖（2.3）所示：圖2.3 半浮柵晶體結(jié)構(gòu)圖硅基TFET晶體管使用了硅體內(nèi)的量子隧穿效應(yīng)，而傳統(tǒng)的浮柵晶體管的擦寫操作則是使電子隧穿過(guò)絕緣介質(zhì)。隧穿是量子中的常見(jiàn)現(xiàn)象，可以形同“魔術(shù)”地通過(guò)固體，好像擁有了穿透能力?！八泶眲?shì)壘越低，相當(dāng)于“墻”的那部分就越薄，器件隧穿所需的電壓也就越低。把TFET和浮柵相結(jié)合，半浮柵晶體管（SFGT）的“數(shù)據(jù)”擦寫更加容易、迅速。傳統(tǒng)浮柵晶體管是將電子隧穿過(guò)高勢(shì)壘（禁帶寬度接近8.9 eV）的二氧化硅絕緣介質(zhì)，而半浮柵晶體管（SFGT）的隧穿發(fā)生在禁帶寬度僅1.1 eV的硅材料內(nèi)，隧穿勢(shì)壘大為降低。打個(gè)比方，原來(lái)

15、在浮柵晶體管中，電子需要穿過(guò)的是一堵鋼筋水泥墻，而在半浮柵晶體管中只需要穿過(guò)木板墻，“穿墻”的難度和所需的電壓得以大幅降低，而速度則明顯提升。這種結(jié)構(gòu)設(shè)計(jì)可以讓半浮柵晶體管的數(shù)據(jù)擦寫更加容易、迅速，整個(gè)過(guò)程都可以在低電壓條件下完成，為實(shí)現(xiàn)芯片低功耗運(yùn)行創(chuàng)造了條件。2.5.4 制造工藝半浮柵晶體管(SFGT)是一種基于標(biāo)準(zhǔn)硅CMOS工藝的微電子器件。SFGT原型器件首先在復(fù)旦大學(xué)的實(shí)驗(yàn)室中研制成功，而與標(biāo)準(zhǔn)CMOS工藝兼容的SFGT器件也已在國(guó)內(nèi)生產(chǎn)線上成功制造出來(lái)。半浮柵晶體管(SFGT)兼容現(xiàn)有主流硅集成電路制造工藝，具有很好的產(chǎn)業(yè)化基礎(chǔ)。2.6半浮柵晶體管的工作原理半浮柵晶體管是由浮柵SF

16、G上能否儲(chǔ)存有電荷或者是儲(chǔ)存電荷量的多少來(lái)決定是否改變MOS管的閾值電壓, 才會(huì)因此依據(jù)來(lái)判斷是否改變 MOS 管的外部特性。這個(gè)原理可以被描述為：如果MOS管的漏極與柵極上處于有足夠高的電壓（如25V），襯底與源極同時(shí)接地, 漏極與襯底中間的 PN 結(jié)反向擊穿，并且會(huì)產(chǎn)生大量的電子。然而，產(chǎn)生的電子會(huì)在電場(chǎng)力的作用下穿過(guò)很薄的 SiO2 介質(zhì)層并且會(huì)停留在浮柵上呈現(xiàn)堆積，這一過(guò)程促使浮柵帶上負(fù)電荷。假設(shè)浮柵一直帶有負(fù)電荷并且處于長(zhǎng)時(shí)間的狀態(tài)，浮柵將堆積足夠多的高能電子。一旦去除外加電壓，浮柵上的電子因?yàn)闆](méi)有放電回路，所以能夠長(zhǎng)時(shí)間的保存。當(dāng)浮柵上帶有負(fù)電荷時(shí)，襯底表現(xiàn)出來(lái)的是正電荷，所有，這

17、促使 MOS 管的閾值電壓增高。如果，起初能夠使得MOS管導(dǎo)通的開(kāi)啟電壓加在這時(shí)的 MOS 管柵極上面，MOS管將仍處于截止?fàn)顟B(tài)。因此，存儲(chǔ)單元就是利用這一原理進(jìn)行存儲(chǔ)數(shù)據(jù)的。如圖下圖（2.4）所示：圖.2.4 SFG儲(chǔ)存單元的示意圖半浮柵晶體管以浮柵晶體管為基礎(chǔ)，在浮柵晶體管的柵氧中開(kāi)一個(gè)門。使得浮柵通過(guò)一個(gè)以控制柵為柵極的柵控二極管與漏相連，柵控二極管會(huì)對(duì)浮柵進(jìn)行充電或者放電來(lái)改變浮柵的電勢(shì)。半浮柵上的電荷量可以通過(guò)兩種方法修改：(1)足夠長(zhǎng)時(shí)間的紫外線照射，當(dāng)紫外線照射時(shí)，浮柵上的電子就形成光電流而釋放。(2)在漏、柵之間加一大電壓（漏接電源正端，柵接負(fù)端）。這一大電壓將在SiO2介質(zhì)層

18、中產(chǎn)生一強(qiáng)電場(chǎng),將電子從浮柵拉回到襯底中, 從而實(shí)現(xiàn)浮柵電荷的修改。如下圖（2.5）與（2.6）可知控制柵擴(kuò)展PN二極管，形成場(chǎng)效應(yīng)晶體管TFET和連接半浮柵與漏極。圖2.5 制造設(shè)備的剖視圖圖2.6 半浮柵晶體管仿真圖TFET使高速的隧道效應(yīng)寫操作電壓遠(yuǎn)低于半浮柵晶體管，操作速度與晶體管靜態(tài)存儲(chǔ)器相符。SFG晶體管處于pn結(jié)二極管FG與漏極（D）之間，這使得多晶硅柵半浮（圖2.7.3）。制造晶體管包含一個(gè)D有源區(qū)，控制門（CG）和Semi-FG（圖2.7.3）。一個(gè)二極管和p +懸浮置于柵極之間形成n + PN結(jié)。CG被延長(zhǎng)擴(kuò)展二極管，形成TFET和連接SFGD。SFG存儲(chǔ)單元的示意圖（2.

19、7.1），在FG和D之間一個(gè)PN結(jié)連接的晶體管使得FG半浮。由（3.3.2）制造設(shè)備的剖視圖可知，CG擴(kuò)展PN二極管。形成TFET和連接Semi-FG 與D。閾值電壓(Vth)的一個(gè)設(shè)備是1.6 V為邏輯“1”狀態(tài)和1.5 V邏輯狀態(tài)“0”當(dāng)VCG從2 V與2 V分別變?yōu)?V與4V。一個(gè)SFG晶體管的閾值電壓被控制，通過(guò)調(diào)節(jié)存儲(chǔ)在電荷量另一邊的SFG，在寫1的操作，通過(guò)調(diào)整VD和VCG（即，VD =2 V和VCG=-2V） 在圖中A點(diǎn)。因?yàn)樨?fù)的 VCG為2 V，N摻雜D擴(kuò)展區(qū)域反轉(zhuǎn)為P+的TFET的柵極下面的溝道，隧道發(fā)生在P+通道/ N+漏隧穿結(jié)。P型TFET（P-TFET）對(duì)寫入和讀出的影

20、響操作：測(cè)量讀數(shù)1電流寫入各種VD晶體管和VCG。在寫入1持續(xù)時(shí)間長(zhǎng)達(dá)50毫秒，因此，一些晶體管已達(dá)到邏輯1的自我限制的狀態(tài)，隨著小VCG，本寫作-1的操作變得非常慢。一個(gè)典型的P-TFET的輸出特征，為了模擬的電壓設(shè)置嵌入TFET SFG，測(cè)量P-TFET與P+區(qū)域接地的電壓N+區(qū)域。當(dāng)前通過(guò)P-TFET的電壓較低（VD = 0.5 v，E和向量= 2v）甚至可以小到好幾個(gè)數(shù)量級(jí)。在寫入1操作被顯示在D，產(chǎn)生速率峰值可以看出在帶的彎曲是最強(qiáng)的。因?yàn)樵贒的偏置2 V，電子隧道從P+通道對(duì)的價(jià)帶在N+ D的區(qū)域中，并且電流的導(dǎo)帶由D流向SFG。第3章工藝設(shè)計(jì)流程3.1.設(shè)計(jì)工藝流程第一步：厚度為

21、50nmP型襯底的形成，如下圖（3.1）所示：PP型襯底(3.1)P型襯底的形成第二步：在P型襯底上淀積一層厚度為20nm的柵氧化層，如下圖（3.2）所示：oxidePP型襯底(3.2)淀積氧化層第三步：在柵氧化層上淀積一層厚度為120nm光刻膠，如下圖（3.3）所示：photoresistP型襯底 P型襯底(3.3)淀積光刻膠第四步：刻蝕光刻膠形成N-并注入濃度為1e15的Phosphor離子，如下圖（3.4）所示：phosphorN-N-光刻膠N-N-(3.4)Phosphor離子注入形成N-有源區(qū)第五步：去除殘余的光刻膠，淀積一層厚度為120nm光刻膠，如下圖（3.5）所示：N-N-N-

22、(3.5)淀積光刻膠第六步：刻蝕厚度為120nm光刻膠與厚度為20nm柵氧形成P+窗口，如圖（3.6）所示： N-N-(3.6)刻蝕光刻膠形成P+窗口第七步：注入濃度為5e17的boron離子，形成P+區(qū)，如下圖（3.7）所示： boronP+P+(3.7)Boron離子注入形成P+區(qū)第八步：去除殘余光刻膠，淀積厚度為120nm光刻膠，刻蝕N+窗口，注入濃度為1e17的phosphor離子，形成N+區(qū)，如下圖（3.8）所示：P+phosphorP+N+(3.8)Phosphor離子注入形成N+區(qū)第九步：淀積一層厚度為120nm的多晶硅并刻蝕，如下圖（3.9）所示：P+P+Polysilicon

23、N+(3.9)淀積多晶硅第十步：淀積一層厚度為20nm的SiO2、刻蝕氧化層，如下圖（3.10）所示：PolysiliconoxidePolysiliconP+P+(3.10)淀積氧化層第十一步：淀積一層厚度為120nm的多晶硅、刻蝕多晶硅，如下圖（3.11）所示：PolysiliconPolysiliconP+(3.11)淀積多晶硅第十二步：淀積一層厚度為100nm的銅，如下圖（3.12）所示：CuCu(3.12)淀積AL第十三步:刻蝕銅，如下圖（3.13）所示：CGCG，N+ -doped SFG，P+-doped(3.13)形成電極3.2工藝流程總結(jié)Semi-Floating-Gate(

24、SFG)半浮柵晶體管晶體管使用0.18 m制造。首先，是由離子注入形成兩個(gè)N-輕摻雜區(qū)而后形成一個(gè)P+重?fù)诫s區(qū)，然后淀積多晶硅形成浮柵，之后注入硼離子形成N+重?fù)诫s，浮柵上淀積一層厚度為20nm的氧化層再淀積一層厚度為120nm的多晶硅形成控制柵極，刻蝕多余的部分形成源極與漏極。總的工藝來(lái)看刻蝕的部分很多，這就要求工藝上對(duì)刻蝕有嚴(yán)格的標(biāo)準(zhǔn)。注入離子的同時(shí)注意器件表面是否有氧化層以保護(hù)器件表面不受損傷。第4章3D模型的形成4.1Silvaco器件模擬環(huán)境與軟件介紹通過(guò)（圖4.1）我們可以知道SilvacoTCAD 軟件的總體結(jié)構(gòu)，指令的輸入通過(guò)deckbuild軟件窗口傳送至仿真器，.log .

25、str等輸出文件是通過(guò)tonyplot軟件窗口來(lái)查看的。圖4.1 Silvaco TCAD軟件的介紹SSuprem3是一維工藝仿真器，ATHENA可以進(jìn)行二維仿真，Victory仿真器可以進(jìn)行三維仿真。VICTORY能仿真所有的工藝流程：刻蝕、淀積、光刻、氧化、離子注入和擴(kuò)散等。VICTORY仿真是基于ATHENA語(yǔ)法。仿真之前需要定義結(jié)構(gòu)。有三種方法可以定義結(jié)構(gòu)：（1）用三維工藝仿真器VICTORY直接得到三維結(jié)構(gòu)。（2）用ATLAS命令來(lái)生成三維結(jié)構(gòu)。（3）用DevEdit3D來(lái)生成三維結(jié)構(gòu)。Victory Process是一個(gè)通用的三維工藝仿真器。它包含一個(gè)完整的工藝流程核心仿真器和三個(gè)

26、高級(jí)仿真模塊：注入、高級(jí)擴(kuò)散與氧化，以及物理刻蝕與淀積。專利模型以及公共領(lǐng)域研究模型可通過(guò)開(kāi)放式建模接口，很容易地整合于Victory Process中。本文中我們就是用Victory Process來(lái)完成半浮柵晶體管3D建模的。4.2 器件3D模型搭建第一步：初始化，構(gòu)建一個(gè)厚度為50nm的P型材料為Silicon的襯底。初始化代碼：init material=Silicon boxmin=0.0,0.1,0.0 boxmax=2.4,0.5,1.5 ；resolution=0.02, 0.02, 0.02 inithight=0.25 meshdepth=2 dopant=boron ；d

27、opingvalue=1e14 dopmeshfactor=0；boxmin與boxmax分別定義的是Y軸與X軸，nithighti定義Z軸。3D模型如下圖（4.2）所示：（4.2）P型襯底的形成第二步：通過(guò)淀積的方法在P型襯底上淀積一層厚度為50nm的柵氧化層。淀積代碼：Geometrydepo thickness=0.05 material=oxide；Gemetrydepo表示淀積，material表示材料。3D模型如下圖（4.3）所示：（4.3）淀積氧化層第三步：通過(guò)淀積的方法在柵氧化層上淀積一層厚度為120nm光刻膠。淀積代碼：Geometrydepo thickness=0.12

28、material=photoresist；3D模型如下圖（4.4）所示：（4.4）淀積光刻膠第四步：利用刻蝕的方法可使光刻膠形成N-并注入濃度為1e15的Phosphor離子。刻蝕代碼：GeometryEtch thickness=0.12 maskID=1 revers angle=90； GeometryEtch thickness=0.12 maskID=2 revers angle=90；定義Mask（掩膜板）前兩個(gè)P定義一個(gè)左邊坐標(biāo)后兩個(gè)P定義右邊坐標(biāo)形成一個(gè)回路。如下所示：specifymaskpoly maskID=1 p=2.4,10. p=2.4,-10. p=1.4,-10

29、. p=1.4,10.； specifymaskpoly maskID=2 p=0.0,10. p=0.0,-10. p=0.4,-10. p=0.4,10.；3D模型如下圖（4.5）所示：（4.5）刻蝕光刻膠第五步：通過(guò)刻蝕厚度為120nm光刻膠與厚度為50nm柵氧形成P+窗口。離子注入代碼：Implant phosphor energy=180 dose=1e15 tilt=7 rotation=30； energy表示能量控制深度，dose表示濃度。3D模型如下圖（4.6）所示：（4.6）刻蝕P+窗口第六步：利用腐蝕法的方法去除光刻膠，機(jī)械平坦化至Z=0.3。平坦化代碼： Geometr

30、yCMP z=0.30；其中GeometryCMP表示平坦化3D模型如下圖（4.7）所示：（4.7）平坦化第七步：通過(guò)淀積一層厚度為120nm的多晶硅形成多晶硅柵而后刻蝕多余的多晶硅。淀積代碼：Geometrydepo thickness=0.1 material=polysilicon；3D模型如下圖（4.8）所示：（4.8）淀積多晶硅第八步：通過(guò)掩膜板刻蝕不必要的多晶硅?？涛g代碼：GeometryEtch thickness=0.1 maskID=6 revers angle=90； GeometryEtch thickness=0.1 maskID=7 revers angle=90；M

31、askID6表示掩膜板6如下所示： specifymaskpoly maskID=6 p=0.,10. p=0.,-10. p=0.24,-10. p=0.24,10.；3D模型如下圖（4.9）所示：（4.9）刻蝕多晶硅第九步：通過(guò)淀積一層厚度為50nm的SiO2，使得多晶硅與多晶硅實(shí)現(xiàn)隔離。淀積代碼：Geometrydepo thickness=0.05 material=oxide；3D模型如下圖（4.10）所示：（4.10）淀積氧化層第十步：利用掩膜板刻蝕厚度為50nm的氧化層。刻蝕代碼：GeometryEtch thickness=0.05 maskID=6 revers angle=

32、90；GeometryEtch thickness=0.05 maskID=7 revers angle=90；3D模型如下圖（4.11）所示：（4.11）刻蝕第十一步：在氧化層上通過(guò)淀積一層厚度為120nm的多晶硅形成柵極。淀積代碼：Geometrydepo thickness=0.12 material=polysilicon；3D模型如下圖（4.12）所示：（4.12）淀積多晶硅第十二步：刻蝕多余厚度為120nm的多晶硅。刻蝕代碼：GeometryEtch thickness=0.12 maskID=12 revers angle=90；GeometryEtch thickness=0.

33、29 maskID=13 revers angle=90； GeometryEtch thickness=0.12 maskID=11 revers angle=90；3D模型如下（4.13）所示：（4.13）刻蝕多晶硅第十三步：通過(guò)淀積的方法形成Al電極。淀積代碼：Geometrydepo thickness=0.12 material=aluminum；3D模型如下圖（4.14）所示：（4.14）淀積鋁4.3器件搭建中出現(xiàn)的問(wèn)題出現(xiàn)的問(wèn)題：利用maskID刻蝕圖形時(shí)常規(guī)刻蝕同一片區(qū)域不同厚度刻蝕結(jié)果不通，3D模型如下圖（4.15）所示：（4.15）錯(cuò)誤的刻蝕多晶硅此時(shí)正在刻蝕多余部分的多晶

34、硅，但是由于兩側(cè)多晶硅厚度不同，刻蝕后變成如圖（4.15）所示。起初這個(gè)問(wèn)題困惑了我很久，以為是代碼錯(cuò)誤改了很多次都沒(méi)有成功，最后，試驗(yàn)了下厚度不同是否能夠完成相同的刻蝕深度，問(wèn)題才得以解決。解決方法：首先，檢查代碼是否正確，其次，把要刻蝕的部分分開(kāi)來(lái)刻蝕，相同厚度的放在一起，不同厚度的放在一起，即可獲得最終想要的結(jié)果，如下圖（4.16）所示：（4.16）正確的刻蝕多晶硅第5章總結(jié)與展望5.1設(shè)計(jì)與實(shí)現(xiàn)過(guò)程的總結(jié)半浮柵晶體管在微電子領(lǐng)域現(xiàn)如今已成為非常有發(fā)展?jié)摿Σ⑶夷軒?lái)大量效益的高端產(chǎn)業(yè)，中國(guó)在此領(lǐng)域目前處于領(lǐng)先地位，成為了半浮柵晶體管的領(lǐng)跑人，本文以探索性的目的去實(shí)現(xiàn)半浮柵晶體管的3D建模

35、，促使我們能夠更好的了解高端的產(chǎn)業(yè)和技術(shù)并且應(yīng)用它的原理掌握核心技術(shù)。通過(guò)這一段時(shí)間的設(shè)計(jì)和實(shí)驗(yàn)，總結(jié)完成了以下幾項(xiàng)工作：(1)研究了半浮柵晶體管的理論知識(shí)并對(duì)比常規(guī)晶體管的優(yōu)缺點(diǎn)，對(duì)其有了進(jìn)一步的了解。(2)研究了半浮柵晶體管的工作原理。(3)研究了半浮柵晶體管的工藝流程圖。(4)實(shí)現(xiàn)了半浮柵晶體管的3D建模。5.2 展望與不足本文以探索性的目的制作基于Silvaco半浮柵晶體管3D建模，由于課題很新、很難、并且目前屬于高端的技術(shù)，在制作過(guò)程中遇到了很多的問(wèn)題，例如：文獻(xiàn)的可查詢的量，中文文獻(xiàn)的可查詢的量都是非常少之又少，由于時(shí)間和精力的原因本文只制作半浮柵晶體管3D建模?？v觀本文在以下幾個(gè)

36、方面還需要做出進(jìn)一步的研究和開(kāi)發(fā)：（1）論文只考慮了半浮柵晶體管的3D建模與工藝仿真，并且本文篇工藝，文中對(duì)半浮柵晶體管的流程做出了詳細(xì)的解釋，但其結(jié)構(gòu)可以進(jìn)一步完善。（2）參數(shù)的計(jì)算是由常規(guī)CMOS的計(jì)算參數(shù)來(lái)確定本文半浮柵晶體管的參數(shù)。半浮柵晶體管不足之處：隨著器件尺寸減小至深亞微米，多晶硅薄膜晶體管漏區(qū)附近的電場(chǎng)越來(lái)越高，當(dāng)電場(chǎng)大到一定程度時(shí)，器件的熱載流子退化就會(huì)隨著增加，降低器件的可靠性。當(dāng)然，半浮柵晶體管目前仍存在的不足之處。最為主要的是各種各樣的泄漏機(jī)理，使促使高能的電子在浮柵上的穩(wěn)定性受到嚴(yán)重影響。最為典型的泄漏機(jī)理是隧道效應(yīng)，這與隧道氧化層的質(zhì)量密不可分。然后就是浮柵上大量的

37、電子陷阱，往往因此會(huì)導(dǎo)致柵極端不受控制。由于浮柵充電的時(shí)候, 電子有可能會(huì)被電子陷阱俘獲，促使浮柵端的電位急劇降低。另外一種情況是氧化層的缺陷，它既有可能引起絕緣特性差，又可能引起電子無(wú)法穿過(guò)柵氧化層到達(dá)浮柵。因此,有必要減少隧道氧化層缺陷并且提升隧道氧化層的質(zhì)量與多晶硅與多晶硅之間的氧化層質(zhì)量如今成了最關(guān)鍵的問(wèn)題。參考文獻(xiàn)1 Peng-Fei WangA Semi-Floating Gate Transistor for Low-Voltage Ultrafast Memory and Sensing OperationJ，Science，2013，（3）：1-52 王運(yùn)哲電工學(xué)與工業(yè)電子學(xué)

38、M，東南大學(xué)出版社，19953 巴志東中文版Flash MXM，電子科技大學(xué)出版社，20044 劉永張福海.晶體管原理M，國(guó)防工業(yè)出版社，20025 張果焦文常用晶體管穩(wěn)壓源M，人民郵電出版社，19826 亢寶位場(chǎng)效應(yīng)晶體管理論基礎(chǔ)M，科學(xué)出版社，19857 江不桓場(chǎng)效應(yīng)晶體管及其集成電路M，國(guó)防工業(yè)出版社，19748 張慶雙新型場(chǎng)效應(yīng)數(shù)據(jù)手冊(cè)M，科學(xué)出版社，20109 萬(wàn)積慶功率晶體管原理M，湖南大學(xué)出版社，200910 張國(guó)忠晶體管原理M，天津科學(xué)技術(shù)出版社，198311 S.A.Campbell，微電子制造科學(xué)原理與工程技術(shù)M，電子工業(yè)出版社，200312郭維廉器件結(jié)構(gòu)及制造工藝M，天津

39、工業(yè)大學(xué)出版社，200613王穎器件結(jié)構(gòu)仿真與研究M，哈爾濱工業(yè)出版社，2013 14趙鴻麟半導(dǎo)體器件M，天津大學(xué)出版社，198915張靜電子技術(shù)M，北京郵電大學(xué)出版社，2009 16吳建新模擬電子技術(shù) M，清華大學(xué)出版社，200817華偉周文定.現(xiàn)代電子器件及其應(yīng)用M，清華大學(xué)出版社，200218王壽榮硅微型器件理論及應(yīng)用M，東北大學(xué)出版社，200019高海生模擬電子技術(shù)基礎(chǔ) M，江西科學(xué)技術(shù)出版社，200220趙杰電子元器件與工藝M，東南大學(xué)出版社，2004致 謝首先，我要誠(chéng)摯的感謝我的導(dǎo)師楊德超老師，在近一個(gè)月的畢業(yè)設(shè)計(jì)期間，得到了楊德超老師的悉心指導(dǎo)，在論文的寫作過(guò)程中，多次得到他的督

40、促，并且他為我的論文提出了許多寶貴的修改意見(jiàn)。楊德超老師的嚴(yán)謹(jǐn)治學(xué)的態(tài)度與求實(shí)的工作作風(fēng)及豐富的學(xué)識(shí)留給我深刻的印象，使我受益匪淺。其次，要感謝同組的江華同學(xué)，在制作畢業(yè)設(shè)計(jì)期間給了我許多幫助，在不懈的努力下，終于圓滿地完成了半浮柵晶體管3D建模工作，在此我向他們表示深深的感謝。最后，我要感謝這幾年來(lái)不辭辛苦給我們上課的老師，因?yàn)橛心銈?，才使得我今天有足夠的能力?lái)完成整個(gè)畢業(yè)論文，在此向他們表示真誠(chéng)的謝意。光陰似箭，數(shù)月如梭，轉(zhuǎn)眼間四年的大學(xué)生活即將結(jié)束，回首四年的大學(xué)生活，即將在這個(gè)花開(kāi)遍野的季節(jié)勾畫(huà)上一個(gè)圓滿句號(hào)。然而，這對(duì)于我的人生卻僅僅只是一個(gè)逗號(hào)，走出校園就意味著我即將面臨著又一次征

41、程的開(kāi)始。四年大學(xué)生活在無(wú)數(shù)的良師益友的幫助下，我走的辛苦但也算滿載而歸，在即將論文答辯之前，我急切地要把我的敬意和贊美獻(xiàn)給一位平凡的人，我的導(dǎo)師。我不是一位多么優(yōu)秀的學(xué)生，而您卻是我最尊敬的老師。您治學(xué)嚴(yán)謹(jǐn)，學(xué)識(shí)淵博，思想深邃，視野雄闊，為我營(yíng)造了一種良好的精神氛圍。從論文題目的選定到論文寫作的指導(dǎo)，都是經(jīng)由您悉心的點(diǎn)撥，常常讓我有“山重水復(fù)疑無(wú)路，柳暗花明又一村”。在論文即將完成之際，從開(kāi)始進(jìn)入課題到論文的順利完成，有多少可敬的師長(zhǎng)、同學(xué)、朋友給了我無(wú)言的幫助，在這里請(qǐng)接受我誠(chéng)摯謝意！ 同時(shí)，我也深深的感謝學(xué)院為我提供良好的做畢業(yè)設(shè)計(jì)的環(huán)境。 最后再一次感謝所有在畢業(yè)設(shè)計(jì)中曾經(jīng)幫助過(guò)我的良

42、師益友和同學(xué)們，以及在設(shè)計(jì)中被我引用或參考的論著的作者。大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）原創(chuàng)承諾書(shū)1、本人承諾：所提交的畢業(yè)設(shè)計(jì)（論文）是認(rèn)真學(xué)習(xí)理解學(xué)校的畢業(yè)設(shè)計(jì)（論文）工作規(guī)范后，在教師的指導(dǎo)下，獨(dú)立地完成了任務(wù)書(shū)中規(guī)定的內(nèi)容，不弄虛作假，不抄襲別人的工作內(nèi)容。2、本人在畢業(yè)設(shè)計(jì)（論文）中引用他人的觀點(diǎn)和研究成果，均在文中加以注釋或以參考文獻(xiàn)形式列出，對(duì)本文的研究工作做出重要貢獻(xiàn)的個(gè)人和集體均已在文中注明。3、在畢業(yè)設(shè)計(jì)（論文）中對(duì)侵犯任何方面知識(shí)產(chǎn)權(quán)的行為，由本人承擔(dān)相應(yīng)的法律責(zé)任。4、本人完全了解學(xué)校關(guān)于保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交論文和相關(guān)材料的印刷本和電子

43、版本；同意學(xué)校保留畢業(yè)設(shè)計(jì)（論文）的復(fù)印件和電子版本，允許被查閱和借閱；學(xué)校可以采用影印、縮印或其他復(fù)制手段保存畢業(yè)設(shè)計(jì)（論文），可以公布其中的全部或部分內(nèi)容。5、本人完全了解畢業(yè)（設(shè)計(jì)）論文工作規(guī)范關(guān)于“學(xué)生畢業(yè)設(shè)計(jì)（論文）出現(xiàn)購(gòu)買、他人代寫、或者抄襲、剽竊等作假情形的，取消其學(xué)位申請(qǐng)資格；已經(jīng)獲得學(xué)位的，依法撤銷其學(xué)位。取消學(xué)位申請(qǐng)資格或者撤銷學(xué)位者，從處理決定之日起3年內(nèi)，學(xué)校不再接受學(xué)生學(xué)位申請(qǐng)”的規(guī)定內(nèi)容。6、本人完全了解學(xué)生手冊(cè)中關(guān)于在“畢業(yè)設(shè)計(jì)（論文）等環(huán)節(jié)中被認(rèn)定抄襲他人成果者”不授予學(xué)士學(xué)位，并且“畢業(yè)學(xué)年因違紀(jì)受處分影響學(xué)位的學(xué)生不授予學(xué)士學(xué)位，并且無(wú)學(xué)士學(xué)位申請(qǐng)資格”的規(guī)

44、定內(nèi)容。以上承諾的法律結(jié)果、不能正常畢業(yè)及其他不可預(yù)見(jiàn)的后果由學(xué)生本人承擔(dān)！ 學(xué)生本人簽字： 2014年4月28日附錄# VICTORY Process example 1 - 3D process simulation# illustrating structure initialisation, mask handeling# geometrical etching and deposition# ion implantation and diffusion# Silvaco 2007# go victoryprocess（運(yùn)行Victoryprocess）# 初始化 init mater

45、ial=Silicon boxmin=0.0,0.1,0.0 boxmax=2.4,0.5,1.5 resolution=0.02, 0.02, 0.02 inithight=0.25 meshdepth=2 dopant=boron dopingvalue=1e14 dopmeshfactor=0.5 line x position=1.7 spacing=0.01 line y position=0.3 spacing=0.01# Deposit oxide 50nm of resist（淀積氧化層） Geometrydepo thickness=0.05 material=oxide#

46、Deposit photoresist 120nm of resist（淀積光刻膠） Geometrydepo thickness=0.12 material=photoresist# Export the data into tonyplot3D format（輸出名為vpex01_1的文件） Export basename=vpex01_1# Define mask layers - each layer contains one polygon（掩膜板的定義） specifymaskpoly maskID=1 p=2.4,10. p=2.4,-10. p=1.4,-10. p=1.4,1

47、0. specifymaskpoly maskID=2 p=0.0,10. p=0.0,-10. p=0.4,-10. p=0.4,10. specifymaskpoly maskID=3 p=0.0,10. p=0.0,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=4 p=1.4,10. p=1.4,-10. p=1.9,-10. p=1.9,10. specifymaskpoly maskID=5 p=0.0,10. p=0.0,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=6 p=0.

48、,10. p=0.,-10. p=0.24,-10. p=0.24,10. specifymaskpoly maskID=7 p=1.9,10. p=1.9,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=8 p=1.85,10. p=1.85,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=9 p=0.19,10. p=0.19,-10. p=0.24,-10. p=0.24,10. specifymaskpoly maskID=10 p=1.9,10. p=1.9,-10. p=1.95,-

49、10. p=1.95,10. specifymaskpoly maskID=11 p=2.0,10. p=2.0,-10. p=2.4,-10. p=2.4,10. specifymaskpoly maskID=12 p=0.0,10. p=0.0,-10. p=0.12,-10. p=0.12,10. specifymaskpoly maskID=13 p=0.24,10. p=0.24,-10. p=0.12,-10. p=0.12,10. specifymaskpoly maskID=14 p=0.24,10. p=0.24,-10. p=0.12,-10. p=0.12,10. spe

50、cifymaskpoly maskID=15 p=2.0,10. p=2.0,-10. p=2.15,-10. p=2.15,10. specifymaskpoly maskID=16 p=0.24,10. p=0.24,-10. p=0.12,-10. p=0.12,10.# Etch 120nm using mask layer with ID 1 and 2 degrees（刻蝕窗口） GeometryEtch thickness=0.12 maskID=1 revers angle=90 GeometryEtch thickness=0.12 maskID=2 revers angle

51、=90# Export the data into tonyplot3D format Export basename=vpex01_2# Implant phosphor at 190keV N-（離子注入） Implant phosphor energy=180 dose=1e17 tilt=7 rotation=30# Export the data into tonyplot3D format Export basename=vpex01_3 Anneal at 1000C with ramp-up to 1100CDiffuse time=5 sec temp=1000 t.final=1100# Deposit 80nm of resist（淀積光刻膠） Geometrydepo thickness=0.08 material=photoresist# Etch photoresist （刻蝕光刻膠） GeometryEtch thickness=0.13 maskID=4 revers angle=90# Exp