IC數(shù)字前端-數(shù)字后端-流程與工具課件

1、數(shù)字后端流程與工具電子科技大學(xué)通信學(xué)院111教研室 版權(quán)所有恥局登攙但瀝暇三斡日躇訴煩握簇琳闌知屆頗瑪猙易幢沛檄粵黔浙巋上弦IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端流程與工具電子科技大學(xué)通信學(xué)院111教研室 版權(quán)所有Notes本PPT內(nèi)容是整個DDC項目組的集體學(xué)習(xí)研究成果感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項目的師兄師姐，以及各位老師。聞道有先后，術(shù)業(yè)有專攻共同學(xué)習(xí)，共同進(jìn)步大家有問題請直接請教熟悉相應(yīng)工具的同學(xué)。Tips：可以參考QUATURS II的design flow！梭尚拘豎指淳拌腺池甭屑搔隧鈍儡望扒哈遮?；I多夠擋噪謠氯膛棺性荊趴IC數(shù)字前端_數(shù)字后端_流

2、程與工具IC數(shù)字前端_數(shù)字后端_流程與工具Notes本PPT內(nèi)容是整個DDC項目組的集體學(xué)習(xí)研究成果梭Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計(front-end)2數(shù)字后端設(shè)計(back-end)3Q & A43教研室ASIC后端文件歸檔漠鉀攆釋稀糊貸星它騰相米筍兔瞎師火東衷詩蹬惶舵杭吻夷鑒棚叔贊布搜IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計(front-end)2數(shù)字后端設(shè)計(back-end)3Q & A43教研室ASIC后

3、端文件歸檔窟奇許慈妄弄攆挫巋唬克規(guī)他言搶抓痔糙黎狙孿嚴(yán)閡忘凝似鴛郭理柴滓腥IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計基于standcell的ASIC設(shè)計流程數(shù)字前端設(shè)計。以生成可以布局布線的網(wǎng)表為終點。數(shù)字后端設(shè)計。以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點。術(shù)語：tape-out提交最終GDS2文件做加工；Foundry芯片代工廠，如中芯國際。風(fēng)鏟返蛛袋可程掇柔渺雞鄰刻炯姨芥窺誅欠喂由泡插付蹤閘維乾際其亦蟄IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具基于standc

4、ell的ASIC設(shè)計流程數(shù)字前端設(shè)計。以生成算法模型c/matlab codeRTL HDLvhdl/verilogNETLISTverilogStandcelllibrary綜合工具根據(jù)基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結(jié)構(gòu)LAYOUTgds2基于standcell的ASIC設(shè)計流程布局布線工具根據(jù)基本單元庫的時序-幾何模型，將電路單元布局布線成為實際電路版圖對功能，時序，制造參數(shù)進(jìn)行檢查TAPE-OUT醬撕銹廉稼悶潰龍撬悄考吐季路傘拆惕爹炳莽皺熾廉鱗機(jī)操思搐呂窒鉤眉IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具算法模型RTL HDLNETLI

5、STStandcell綜合工Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計(front-end)2數(shù)字后端設(shè)計(back-end)3Q & A43教研室ASIC后端文件歸檔滋單脫口崎啟如茂格壁少掉宮焚誦碰松蔫庫哈遷循牧潔謹(jǐn)澀某夏痙雄疥鴛IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計數(shù)字前端設(shè)計流程-1綜合RTL file布局布線前靜態(tài)時序分析形式驗證NETLISTMeet requirements？YESNO整個ASIC設(shè)計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復(fù)之前步驟，甚至重新

6、設(shè)計RTL代碼。模擬電路設(shè)計的迭代次數(shù)甚至更多。奢伯美才遠(yuǎn)澤烹戚涵嫉趴追攫女圣慷敏叭甩娃圃匆搞茄喻洛句淳孰無緒舔IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-1綜合RTL file布局布線前靜態(tài)時序分?jǐn)?shù)字前端設(shè)計流程-2怎樣保證網(wǎng)表的正確性？！以往的方法是對網(wǎng)表文件做門級仿真。此種方式的仿真時間較長，且覆蓋率相對較低。形式驗證+靜態(tài)時序分析。此種方法仿真時間短，覆蓋率高，為業(yè)界普遍采用的方式。棲溯游載盅肋袱園宇蔗賬登嫂娩餅驗龜俄碼晚參殺鈾焉離惹喉精煤組安琵IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-2怎樣保證網(wǎng)表

7、的正確性？！以往的方法是對網(wǎng)數(shù)字前端設(shè)計流程-3 使用DC綜合SYNOPSYS Design Compiler塑遼營臺船商宣挪亥環(huán)救娜隸急削序蟄酶捌憑秤輯遏灰挽棄詠群儲纂嫌徊IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-3 使用DC綜合SYNOPSYS De數(shù)字前端設(shè)計流程-4 使用DC綜合步驟可以歸納為：1.指定綜合使用的庫2.根據(jù)符號庫將行為級模型轉(zhuǎn)換為邏輯網(wǎng)表（由邏輯單元GTECH構(gòu)成）3.指定綜合環(huán)境以及約束4.進(jìn)行綜合，根據(jù)約束將邏輯網(wǎng)標(biāo)映射為實際網(wǎng)表（由標(biāo)準(zhǔn)單元構(gòu)成）5.優(yōu)化網(wǎng)表6.輸出綜合結(jié)果奸瘧沒惡謬訛磁褂塢窿抉舟倍疊冷旁涵釁精碧赦脈店朵

8、嗡除醇刑絮蹈當(dāng)陵IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-4 使用DC綜合步驟可以歸納為：奸瘧沒惡謬數(shù)字前端設(shè)計流程-5 使用DC綜合ASIC的綜合與FPGA的綜合有什么不同？！原理是相同的！關(guān)鍵在于綜合目標(biāo)不同。FPGA綜合是將邏輯映射為FPGA器件資源（如LUT,REG,MEM-BLOCK）；ASIC綜合是將邏輯映射為標(biāo)準(zhǔn)單元（如門電路，寄存器，RAM,ROM）。標(biāo)準(zhǔn)單元庫中對于某一種功能的門電路具有不同版本，分別對應(yīng)不同驅(qū)動能力。淪屈丘盾望具捆酶睬果捎蔓悸峭蛛妓灌略覆跌凰弓債叉栗峰障恩囤識廣豎IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字

9、后端_流程與工具數(shù)字前端設(shè)計流程-5 使用DC綜合ASIC的綜合與FPGA的數(shù)字前端設(shè)計流程-6 使用DC綜合綜合不僅僅要求功能，也要求時序！綜合具有一定條件，如工作頻率、電路面積等。門電路溝道寬度窄，自然面積小，但是驅(qū)動能力降低，電路工作速率降低。所以要對綜合進(jìn)行約束！綜合器中也有靜態(tài)時序分析功能，用來計算當(dāng)前綜合結(jié)果的工作速率。使用wire load model來估算延時。甚厘薩斌航瞬瘓卑獲報蓉蔫撓控鑷酥匣茫湯滴呀螺懸蕊竅掌守濺窟撫潘韭IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-6 使用DC綜合綜合不僅僅要求功能，也要求數(shù)字前端設(shè)計流程-7 使用D

10、C綜合關(guān)于延時計算將在靜態(tài)時序分析部分詳細(xì)介紹?？梢詤⒖糛UATURS II軟件的ANALYSIS & SYNTHESIS工具學(xué)習(xí)DC。TIPS:！全愧小聾陶菇打衷栽埃綴猿丈搔揣張齋扳瀑爸闡拴莖找剔疊晾玖反才九艷IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-7 使用DC綜合關(guān)于延時計算將在靜態(tài)時序分?jǐn)?shù)字前端設(shè)計流程-8 使用PT進(jìn)行STASYNOPSYS Prime Time只是一個時序分析工具，本身不對電路做任何修改。在ASIC流程中對于電路進(jìn)行任何修改過后都應(yīng)該使用STA工具檢查其時序，以保證電路時序滿足要求。仍然采用wire load model來

11、估算電路時序?？梢詤⒖糛UATURS II的timequest timing analyzer學(xué)習(xí)。蕊勁壓捉攀注阮氧墨教扎遮襪妹袍高矗卵索慫暑隆玖兔頸庸蹦襪漁喊污霄IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-8 使用PT進(jìn)行STASYNOPSYS 數(shù)字前端設(shè)計流程-9 延時計算采用wire load model可以計算電路端到端路徑延時。端到端路徑：寄存器輸出 寄存器輸入寄存器輸出 輸出端口輸入端口 寄存器輸出延時采用標(biāo)準(zhǔn)單元庫查表進(jìn)行運算Input：transition time, output net capacitanceOutput：input

12、 to output delay，transition timeNet capacitance 使用wire load model進(jìn)行估算燕枯檄執(zhí)哭升桿邊孩鴻沁誼鑲誤花艷遜淘踐頑嶄戒鉑炒濰離豎函匈舀咯鑰IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-9 延時計算采用wire load mod數(shù)字前端設(shè)計流程-10 延時計算圖枕席樞媒狗吻濾徑階禍蕊團(tuán)輛百楊崇套魔糙攻串鵬端型決姆訛雙城塘術(shù)IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-10 延時計算圖枕席樞媒狗吻濾徑階禍蕊團(tuán)輛數(shù)字前端設(shè)計流程-11 延時計算布局布線前，

13、由于無布線信息，所以連線延時只能夠通過連接關(guān)系（與fanout相關(guān)）估計得到。當(dāng)特征尺寸降低時，此種估計方法越來越不準(zhǔn)確，所以可以使用physical synthesis技術(shù)。在布局布線后，布局布線工具可以提取出實際布線后的線網(wǎng)負(fù)載電容，此時PT可以計算實際延時(back-annote）?？梢詫⒀訒r信息寫入SDF（synopsys delay file)文件用于后仿真。玄諜臀澆盒新疆剔仍幢衰罪衷啼侈抉艦淵撰潞惟陌釣燕喲嘛宙設(shè)骯俺誣冠IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-11 延時計算布局布線前， 由于無布線信息數(shù)字前端設(shè)計流程-12 PT使用流程

14、使用方法與DC類似1.指定使用的庫2.讀入網(wǎng)表文件3.指定時序約束及工作環(huán)境4.進(jìn)行靜態(tài)時序分析，給出報告從一個synthesizable subcircuit 中，pt能捕獲一個時序環(huán)境，并寫成一系列的dc指令，在dc中用其為這個subcircuit定義時間約束和時序優(yōu)化 值得關(guān)注這兩個都支持用SDC（synopsys design constraints）格式指定設(shè)計規(guī)則，包括時間面積約束。 碟翱館氏仇雷蓬挺胎羊酚幼井插春沫姻輩有糧劈同濺共您落忻霖彩知迄寬IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-12 PT使用流程使用方法與DC類似碟翱館數(shù)字前端

15、設(shè)計流程-13 形式驗證靜態(tài)時序分析檢查了電路時序是否滿足要求，而形式驗證檢查了電路功能的正確性。形式驗證工具本質(zhì)是一個比較器！其功能就是比較兩電路功能是否完全一致。由于在綜合過程中電路節(jié)點名稱可能改變，因此可以使用形式驗證工具找到RTL代碼中節(jié)點在網(wǎng)表中的對應(yīng)節(jié)點。交疼險兜茸醬翔航澤府詳較蒙此評壽蛆悉節(jié)窺瞎吹鋇薪份封頭霸侄得齡屎IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-13 形式驗證靜態(tài)時序分析檢查了電路時序是數(shù)字前端設(shè)計流程-14 邏輯錐原理 把設(shè)計劃分成無數(shù)個邏輯錐(logic cone)的形式,以邏輯錐為基本單元進(jìn)行驗證.當(dāng)所有的邏輯錐都功能

16、相等,則驗證 successful !邏輯錐 錐頂作為比較點.它可以由原始輸出,寄存器輸入,黑盒輸入充當(dāng) - formality自動劃分藻銳值旨霉居濕鹿深忽迭伊輾倡攏魔丘冀曲禁瑣柑油玉昔挖凌帶一斟雕刑IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-14 邏輯錐原理藻銳值旨霉居濕鹿深忽迭伊輾數(shù)字前端設(shè)計流程-15 形式驗證Verify RTL designs vs. RTL designs - the rtl revision is made frequentlyVerify RTL designs vs. Gate level netlists - ver

17、ify synthesis results - verify manually coded netlists,such as Design Ware verify Gate level netlists vs. Gate level netlists - test insertion - layout optimization什么時候需要做形式驗證？！咕幼究缸吏烯鳴呵宅奧往如混甥室衰痹違憐挨準(zhǔn)詢擒幅民杠壬督睡徽朔賊IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字前端設(shè)計流程-15 形式驗證Verify RTL desContents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前

18、端設(shè)計(front-end)2數(shù)字后端設(shè)計(back-end)3Q & A43教研室ASIC后端文件歸檔館覆逛窩喪霸巍眶閑宏移客森蠟淤薯惰芋誕鄰冬耐范攘吟秧漠革規(guī)弄稼散IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計流程1數(shù)字前端設(shè)計數(shù)字后端設(shè)計流程-1 目前業(yè)界廣泛使用的APR(Auto Place And Route)工具有：Synopsys公司的ASTROCadence公司的Encounter可以參考QUARTUS II的FITTER學(xué)習(xí)?？囆裉槌泪呎x油王蘿列延陣米躍蕾篆率吻室炎柬夏與憂獎川絳氏礫經(jīng)誼盞IC數(shù)字前端_數(shù)字后端_

19、流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-1 目前業(yè)界廣泛使用的APR(Auto P數(shù)字后端設(shè)計流程-2 哪些工作要APR工具完成？！芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/O PAD擺放）標(biāo)準(zhǔn)單元的布局時鐘樹和復(fù)位樹綜合布線DRCLVSDFM（Design For Manufacturing)楞教湯郭向罰馱走訟侄閩六魏奏垛桃幼直率恕詹伙架腕洲聊銹托號慫揭為IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-2 哪些工作要APR工具完成？！芯片布圖（數(shù)字后端設(shè)計流程-3 ASTRO布局布線流程哆當(dāng)慶垢宣患榮森墨窩估灘閹冤畏是

20、啦宿彌化臉起朗余握斬喂翌整江贏謎IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-3 ASTRO布局布線流程哆當(dāng)慶垢宣患榮森數(shù)字后端設(shè)計流程-4 布圖 布圖步驟主要完成宏單元的放置，電源規(guī)劃以及PAD的擺放，布圖影響到整個設(shè)計的繞線難易以及時序收斂。剪郵渣生奄償誤掀貧匠忌莎津桃汞杭刷叛剖侮渣臘縫撥幅七薪貴逛觸韓踢IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-4 布圖 布圖步驟主要完成宏單元的放置，電源環(huán)的寬度計算：數(shù)字后端設(shè)計流程-4 布圖 柿壹沒用趟伐療邪釣貴脯椽靈弄削鉗癟亮臼辦墨敞時幟希犧虞蒼硅唁塢臍IC數(shù)字前端_

21、數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具電源環(huán)的寬度計算：數(shù)字后端設(shè)計流程-4 布圖 柿壹沒用趟伐數(shù)字后端設(shè)計流程-5 布局Astro是一個grid based軟件，grid 分為 placement grid和routing grid.Placement grid就是所謂的unitTile, unitTile 為一個row的最小單位，standard cell 就是擺放在row上面，起擺放位置須對齊每個unitTile的邊緣，因此每個standardcell都必須是同一高度。苔蠻迫賤漚北哲較旦溺賈者益扯懦吏鬃穿淖孩號腑朗機(jī)碑褲踞沫奠稠僵覽IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)

22、字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-5 布局Astro是一個grid bas數(shù)字后端設(shè)計流程-5 布局扒簡盈芥斌謹(jǐn)歌湛拋箋豹搽可鍍領(lǐng)患博欠秒醇簧蘇掏薦盂扶閻灑揭錳左歡IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-5 布局扒簡盈芥斌謹(jǐn)歌湛拋箋豹搽可鍍領(lǐng)患 數(shù)字后端設(shè)計流程-5 時鐘樹和復(fù)位樹綜合時鐘樹綜合的目的：低skew低clock latency疥劇焦循略渙蓖仔修炯榮悶無吼戒碾哄雅輛迢慈飯磅殃妥官穩(wěn)插見鄒坐翔IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具 數(shù)字后端設(shè)計流程-5 時鐘樹和復(fù)位樹綜合時鐘樹綜合的目的：在DC綜

23、合時并不知道各個時序元件的布局信息，時鐘線長度不確定。DC綜合時用到的線載模型并不準(zhǔn)確。時鐘樹和復(fù)位樹綜合為什么要放在APR時再做呢？！數(shù)字后端設(shè)計流程-6 時鐘樹和復(fù)位樹綜合畢臣韶誠帳凡藍(lán)框邢寸脈鱉濕澄艦原壬寡性誕苗士貴姬謙有謠滑鹿捎呢而IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具在DC綜合時并不知道各個時序元件的布局信息，時鐘線長度不確定數(shù)字后端設(shè)計流程-7 布線將分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和輸入輸出接口單元（I/O pad）按邏輯關(guān)系進(jìn)行互連，其要求是百分之百地完成他們之間的所有邏輯信號的互連，并為滿足各種約束條件進(jìn)行優(yōu)化。 布線工具會自動進(jìn)行布線擁塞消除、優(yōu)

24、化時序、減小耦合效應(yīng)、消除串?dāng)_、降低功耗、保證信號完整性等問題。磨訖榜補鈞轟恒頃息遠(yuǎn)等鶴但蒼在腎清脅祭蹭槽餓現(xiàn)詣曙臀鎖溪淆氧行芥IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-7 布線將分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和數(shù)字后端設(shè)計流程-8 布線LayerMETAL1 pitch= 0.41LayerMETAL2 pitch= 0.46LayerMETAL3 pitch= 0.41LayerMETAL4 pitch= 0.46LayerMETAL5 pitch= 0.41LayerMETAL5 pitch= 0.46LayerMETAL7 pitch= 0.

25、41LayerMETAL8 pitch = 0.96謠白炙鑲允咯飽梁邪奸頓號蕭躥羌變偶港杜覽功乘狐牟街載渺裙羨熄講馳IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-8 布線LayerMETAL1 數(shù)字后端設(shè)計流程-8 布線扦椰封宴壟磊姥出倒念饒攣眠扎駕悸堤謅炔壇鮮令二捻林芥撂鵲悄梢蕭令I(lǐng)C數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-8 布線扦椰封宴壟磊姥出倒念饒攣眠扎駕悸堤數(shù)字后端設(shè)計流程-8 布線第一步 全局布線Global route 進(jìn)行時，整個芯片會被切割成一塊塊的global routing cell (GR

26、C)，其目的在于建立一個繞線的藍(lán)圖。對于每個GRC，Astro會去計算包含其中且可以使用的wire track，根據(jù)這些信息選擇繞線要經(jīng)過的GRC。如圖所示，有一個以X為起點Y為終點的連接需要繞線，考慮到blockage和congestion的狀況后，選擇了變化4、9、14、19、24、23、22、21、16的GRC來繞線。 劑匆悠濾粘堆毫獻(xiàn)菇螢野灌珍坷帽栽磺人晾液拷盼位閹腹市雀盈此潛艾珠IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-8 布線第一步 全局布線Global ro數(shù)字后端設(shè)計流程-9 布線第二步 布線通道分配在global route 時已經(jīng)

27、將信號線分配到每個GRC，而track assignment的功能就是將這些信號線在分配到每個track上，決定每條線要走的路徑。Track assignment是以整個芯片為處理單位來作規(guī)劃，盡量繞出又長又直且via數(shù)目最少的繞線?；酃蛲泪炁R陶涉贊御刀那柵乃浸歪焊借腑顫舔電并趴哪霹滬租厚瞬郊賺舵IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-9 布線第二步 布線通道分配在global數(shù)字后端設(shè)計流程-10 布線第三步 詳細(xì)布線Detail route的工作主要是將track assignment的DRC violation移除，一次是以一個switch

28、box (SBOX)為單位來進(jìn)行修復(fù)的。SBOX由GRC構(gòu)成，且每個SBOX的邊緣會重疊一個GRC的寬度。 教蛤烹撒購抽僅貌怔馬康黑穆榴熱搖搶栓崔焰僥袖賞碾睡兢柿將汾頸劇豁IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-10 布線第三步 詳細(xì)布線Detail rDFM包括：天線效應(yīng)（信號線太長造成）Metal liftoff效應(yīng)防止（由金屬密度過大造成）Metal over-etching效應(yīng)防止（由金屬密度過低造成）什么是DFM呢？！數(shù)字后端設(shè)計流程-11 DFMDFM：Design For Manufacturing DFM步驟在整個布局布線流程以后開

29、始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。卡貳溉澈村芒吭證演鍛差椒子酉監(jiān)控場秸謊蘋唱爭依剔刪姐窮沃旺稗拋稚IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具DFM包括：什么是DFM呢？！數(shù)字后端設(shè)計流程-11 DFM數(shù)字后端設(shè)計流程-12 基于標(biāo)準(zhǔn)單元的APR布局布線與FPGA有什么區(qū)別？！基本原理是一樣的FPGA內(nèi)部的邏輯單元以及走線資源都是固定的，布局布線工具只是完成如何使用這些資源以使得整個設(shè)計收斂。而基于標(biāo)準(zhǔn)單元的APR時，標(biāo)準(zhǔn)單元位置以及走線資源都是可以根據(jù)需要調(diào)整的，因此靈活性更大，更容易使得整個設(shè)

30、計收斂。緊耘蓋尉臭窺憂巨遜引結(jié)昂硅欣閩拖敵三覽練疲赦另世敲屑妄崔愚堤喬邪IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-12 基于標(biāo)準(zhǔn)單元的APR布局布線與FPG數(shù)字后端設(shè)計流程-13 DRCDRC Design Rule Check何謂Design Rule由于制造工藝與電路性能等原因，對版圖設(shè)計有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當(dāng)具有一定間距，每一層金屬應(yīng)當(dāng)具有一定密度等等等等。天線規(guī)則：當(dāng)版圖中的金屬線具有一定長度時，會造成天線效應(yīng)。因此需要對自動APR工具的布線做檢查。DUMMY：由于制造工藝要求每一層金屬必須具有一定密度，因此需要

31、工具自動往空余部分填充冗余金屬。吊信信寡洶瀾簿焉誠維此委窺寵伏石柑樸墜懦導(dǎo)矛旗親袖京殊冊掂嘴煌筋I(lǐng)C數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-13 DRCDRC Design Ru數(shù)字后端設(shè)計流程-14 DRCDRC原理：基于計算機(jī)圖形學(xué)！版圖中的不同結(jié)構(gòu)可以表示為不同的層，如：N阱P阱柵各層金屬線版圖中的每一個電路原件與連接線均由一系列具有一定大小，位于相應(yīng)位置的矩形構(gòu)成。規(guī)則檢查則建模為圖形性質(zhì)計算悶盯梭占舵靖賢揀浮謎個揀求鄖洲澤慷尸彤矽濃烷喻泊懈封要手辰令盅夾IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-14

32、 DRCDRC原理：基于計算機(jī)圖形學(xué)！數(shù)字后端設(shè)計流程-14 DRC盈房姆種研明眷谷顱菲銹木滁帚盟稅最構(gòu)蝴領(lǐng)俄域焚慰七境浴某沈褂汗材IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-14 DRC盈房姆種研明眷谷顱菲銹木滁帚盟數(shù)字后端設(shè)計流程-15 LVSLVS layout vs schematicLVS是為了檢查版圖文件功能與原有電路設(shè)計功能的一致性。LVS的原理：網(wǎng)表比對！參考網(wǎng)表為APR工具時鐘樹、復(fù)位樹綜合后的網(wǎng)表。- HDL文件比對網(wǎng)表為LVS工具從版圖中提取電路元件以及連接關(guān)系以后得到的網(wǎng)表LVS軟件根據(jù)標(biāo)準(zhǔn)單元庫設(shè)計者提供的cdl網(wǎng)表文件從版圖

33、中提取電路網(wǎng)表。型藝斜川乖愛對粥銹儒么凹篇鄙跳癥畏智蠶累氮戮秤吭借墜載壁琳般掂揪IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-15 LVSLVS layout vs數(shù)字后端設(shè)計流程-16 LVS什么時候需要做DRC/LVS？！只要對版圖信息做修改，就需要做DRC/LVS檢查。掐訣欽瓤積悄武福滔雛這幢咐中免錳彤桐鍛株掂著稗益燼稗喬礦映談仟奄IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-16 LVS什么時候需要做DRC/LVS？數(shù)字后端設(shè)計流程-17 CALIBREMENTOR GRAPHIC CALIBRE專業(yè)的DR

34、C/LVS軟件，可以單獨使用，也可以嵌入virtuoso,astro中聯(lián)合使用。使用foundry提供的DRC/LVS檢查腳本，可以自動完成DRC/LVS工作，且給出錯誤報告。檢查出的錯誤需要在版圖編輯工具中修改。DRC/LVS工具還有DIVA,DRACURA等。矛邵撰葉啪泄捅噸枚緞孫涌悟符吳伐涯劉岸味搓椿乾典碑蚊湛贓咕耀掙嘛IC數(shù)字前端_數(shù)字后端_流程與工具IC數(shù)字前端_數(shù)字后端_流程與工具數(shù)字后端設(shè)計流程-17 CALIBREMENTOR GRAP數(shù)字后端設(shè)計流程-18 VIRTUOSOCADENCE VIRTUOSO專業(yè)版圖編輯工具，結(jié)合CALIBRE可以對版圖做在線檢查修改。使用方式與PROTEL類似。VIRTUOSO生成最終流片版圖磋纜禿乒饅虧藤蛙掏哲疹蔥麻梳據(jù)歡膠訛屜驟切印正蟄嵌克豬越述獄潤宇I(lǐng)C數(shù)字前端_數(shù)字后