半導(dǎo)體存儲(chǔ)器與可編程邏輯器件課件

1、8 半導(dǎo)體存儲(chǔ)器與可編程邏輯器件8.7 可編程邏輯器件的應(yīng)用8.1 概述8.2 隨機(jī)存儲(chǔ)器8.3 只讀存儲(chǔ)器8.4 低密度可編程邏輯器件8.5 高密度可編程邏輯器件HDPLD8.6 現(xiàn)場(chǎng)可編程門陣列FPGA8 半導(dǎo)體存儲(chǔ)器與可編程邏輯器件8.7 可編程邏輯器8.1 概述半導(dǎo)體存儲(chǔ)器的分類：隨機(jī)存儲(chǔ)器（Random Access Memory 簡(jiǎn)稱RAM )只讀存儲(chǔ)器（Read-only Memory 簡(jiǎn)稱ROM )1. 隨機(jī)存儲(chǔ)器（RAM )RAM:既能讀出、寫入數(shù)據(jù),斷電后數(shù)據(jù)不能保存。8.1 概述半導(dǎo)體存儲(chǔ)器的分類：隨機(jī)存儲(chǔ)器（Random RAM按照存儲(chǔ)單元的結(jié)構(gòu)類型分：(1) 靜態(tài)RA

2、M （Static RAM，簡(jiǎn)稱SRAM）SRAM的特點(diǎn)：存儲(chǔ)單元結(jié)構(gòu)較復(fù)雜，集成度較低，但讀寫速度快。(2) 動(dòng)態(tài)RAM （Dynamic RAM,簡(jiǎn)稱DRAM）DRAM的特點(diǎn)： 存儲(chǔ)單元結(jié)構(gòu)簡(jiǎn)單，集成度高，價(jià)格便宜，廣泛地用于計(jì)算機(jī)中。RAM按照存儲(chǔ)單元的結(jié)構(gòu)類型分：(1) 靜態(tài)RAM （St2. 只讀存儲(chǔ)器（ROM ) 一般存入固定的數(shù)據(jù)，工作時(shí)只需讀出所存的數(shù)據(jù)，ROM中存儲(chǔ)的數(shù)據(jù)即使斷電也不會(huì)丟失。按照ROM數(shù)據(jù)寫入的方式，可分為：(1) 掩膜ROM掩膜ROM存儲(chǔ)的數(shù)據(jù)是在集成電路廠確定的，用戶無(wú)法更改。 PROM中的數(shù)據(jù)由用戶自己寫入，但只能寫一次，寫后就無(wú)法改變。(2) 可編程R

3、OM (Programmable ROM 簡(jiǎn)稱PROM)2. 只讀存儲(chǔ)器（ROM ) 一般存入固定的數(shù)據(jù)，工作(3) 可擦除 PROM（Erasable PROM 簡(jiǎn)稱EPROM) PROM中寫入中的數(shù)據(jù)可用紫外線擦除，用戶可以多次改寫其中存儲(chǔ)的數(shù)據(jù)。(4) 電可擦除 EPROM（Electrically EPROM 簡(jiǎn)稱E2PROM)E2PROM用電可擦除存入的數(shù)據(jù)，使用起來(lái)更見(jiàn)加方便。(3) 可擦除 PROM（Erasable PROM 簡(jiǎn)3. 可編程邏輯器件( Programmable Logical Device， 簡(jiǎn)稱 PLD)PLD 是一種半定制器件，可以由編程來(lái)確定其邏輯功能。a

4、. 只讀存儲(chǔ)器 (1) 低密度PLDb. 可編程邏輯陣列 (Programmable Logic Array ,簡(jiǎn)稱 PLA)由可編程的與和或陣列組成，可以實(shí)現(xiàn)任意邏輯函數(shù)。 ROM是一種早期的PLD，由于結(jié)構(gòu)的限制，它更適合于存儲(chǔ)數(shù)據(jù)。3. 可編程邏輯器件( Programmable Logicc. 可編程陣列邏輯( Programmable Array Logic ，簡(jiǎn)稱 PAL) d. 通用陣列邏輯(Genetic Array Logic ，簡(jiǎn)稱GAL) GAL是在PLA基礎(chǔ)上發(fā)展起來(lái)的，它采用了E2CMOS工藝，實(shí)現(xiàn)了可改寫，由于其輸出結(jié)構(gòu)是可編程的邏輯宏單元，給邏輯設(shè)計(jì)帶來(lái)很大的靈活

5、性。低密度PLD的主要特點(diǎn)：集成度低，結(jié)構(gòu)簡(jiǎn)單，僅能實(shí)現(xiàn)較小規(guī)模的邏輯電路。c. 可編程陣列邏輯( Programmable Array高密度PLDHigh Density PLD , 簡(jiǎn)稱HDPLD。HDPLD的主要特點(diǎn)：(1) 集成度高，速度快。(2) 具有在系統(tǒng)可編程或現(xiàn)場(chǎng)可編程的特點(diǎn)。(3) 能實(shí)現(xiàn)較大規(guī)模的邏輯電路。(4) 內(nèi)部具有很多通用邏輯塊，每塊的集成度相當(dāng)于GAL，可編程內(nèi)部連線可以把這些塊連接起來(lái)。高密度PLDHigh Density PLD , 簡(jiǎn)稱HDP現(xiàn)場(chǎng)可編程的門陣列FPGA的主要特點(diǎn)：(1) 基于SRAM結(jié)構(gòu)。(2) 采用查表作為基本邏輯單元。(3) 容量大，設(shè)計(jì)

6、靈活。(4) 每一次上電時(shí)要進(jìn)行數(shù)據(jù)加載。Field Programmable Gate Array , 簡(jiǎn)稱FPGA。 密度和性能的持續(xù)提高、低廉的開(kāi)發(fā)費(fèi)用和快速的上市時(shí)間正在使設(shè)計(jì)人員轉(zhuǎn)向HDPLD?，F(xiàn)場(chǎng)可編程的門陣列FPGA的主要特點(diǎn)：(1) 基于SRAM在PLD(HDPLD)中，門電路的簡(jiǎn)化畫法(a) 輸入緩沖器AA(c) 連接方法擦除（斷開(kāi)） 固定連接編程連接(b) 三輸入與門 ZABC在PLD(HDPLD)中，門電路的簡(jiǎn)化畫法(a) 輸入緩沖8.2 隨機(jī)存儲(chǔ)器8.2.1 RAM 的結(jié)構(gòu)RAM的一般組成：存儲(chǔ)矩陣地址譯碼器讀/寫控制器8.2 隨機(jī)存儲(chǔ)器8.2.1 RAM 的結(jié)構(gòu)RAM

7、的一1. 存儲(chǔ)矩陣 存儲(chǔ)矩陣由大量基本存儲(chǔ)單元組成，每個(gè)存儲(chǔ)單元可以存儲(chǔ)一位二進(jìn)制數(shù)。這些存儲(chǔ)單元按字(Word)和位(Bit)構(gòu)成存儲(chǔ)矩陣。存貯容量 = 字?jǐn)?shù)字長(zhǎng)(每個(gè)字所包含的二進(jìn)制數(shù)碼的位數(shù)）64K8表示具有64K字，字長(zhǎng)8位，共512K的存貯容量。1K=1024(210) , M=1024K(220) 1. 存儲(chǔ)矩陣 存儲(chǔ)矩陣由大量基本存儲(chǔ)單元組成，一個(gè) 88的RAM在某時(shí)刻存儲(chǔ)的二進(jìn)制數(shù)碼表一旦關(guān)掉電源，RAM中存放的數(shù)據(jù)就會(huì)全部丟失。 0 0 1 1 0 1 0 00 1 1 0 1 0 0 10 0 1 0 0 1 0 11 0 0 0 0 0 1 00 0 0 1 0 1 1

8、00 1 0 0 1 0 0 01 0 0 1 1 0 0 10 0 0 1 0 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1地址碼存儲(chǔ)的二進(jìn)制數(shù)碼（字節(jié)）一個(gè) 88的RAM在某時(shí)刻存儲(chǔ)的二進(jìn)制數(shù)碼表一旦關(guān)掉電源，地址譯碼：對(duì)RAM地址線上的二進(jìn)制信號(hào)進(jìn)行譯碼，選中與該地址碼對(duì)應(yīng)字的一個(gè)或幾個(gè)基本存儲(chǔ)單元，在讀/寫控制器的控制下進(jìn)行讀/寫操作。 2. 地址譯碼 為了讀出或?qū)懭氪鎯?chǔ)矩陣中指定字，需要選通該字所對(duì)應(yīng)的存儲(chǔ)單元。地址譯碼：對(duì)RAM地址線上的二進(jìn)制信號(hào)進(jìn)行譯碼，選中與該地址一個(gè)具有4根地址線 ，則可選擇16個(gè)字。一個(gè)具有n根地址線的RAM，

9、則有2n個(gè)字。存儲(chǔ)矩陣中存儲(chǔ)單元的編址方法：(1) 單譯碼編址式，適用于小容量的存儲(chǔ)器。(2) 雙譯碼編址式，適用于大容量的存儲(chǔ)器。一個(gè)具有4根地址線 ，則可選擇16個(gè)字。一個(gè)具有n根地址線的單地址譯碼方式的結(jié)構(gòu)圖每一行對(duì)應(yīng)一個(gè)字，每一列對(duì)應(yīng)32個(gè)字的同一位。 RAM內(nèi)部字線Wi選擇一個(gè)字的所有位，n個(gè)地址輸入有2n個(gè)字， 2n根字線。單地址譯碼方式的結(jié)構(gòu)圖每一行對(duì)應(yīng)一個(gè)字，每一列對(duì)應(yīng)32個(gè)字的 雙譯碼編址方式中，地址譯碼器分成X和Y兩個(gè)。A0A3送入X地址譯碼器，產(chǎn)生16根X地址線。A4A7送入Y地址譯碼器，產(chǎn)生16根Y地址線。雙地址譯碼方式的結(jié)構(gòu)圖 存儲(chǔ)矩陣中的每個(gè)字能否被選中，由X地址線

10、和Y地址線共同決定的。 雙譯碼編址方式中，地址譯碼器分成X和Y兩個(gè)。采用雙譯碼編址方式，可以減少內(nèi)部地址譯碼線的數(shù)目。 由于DRAM集成度高，芯片的容量大，需要較多的輸入線，一般采用雙譯碼編址方式，且行和列地址分時(shí)送入。采用雙譯碼編址方式，可以減少內(nèi)部地址譯碼線的數(shù)目。 3. 讀/寫控制器I/OD 存儲(chǔ)矩陣中的基本存儲(chǔ)單元通過(guò)地址譯碼器被選中后，它的輸出端Q和Q須與RAM內(nèi)部數(shù)據(jù)線D和D直接相連。而這時(shí)該基本存儲(chǔ)單元的信息能否被讀出，或者外部的信息能否寫到該基本存儲(chǔ)單元中，還決定于讀/寫控制器。讀/寫控制器的邏輯電路圖3. 讀/寫控制器I/OD 存儲(chǔ)矩陣中的基本存儲(chǔ)I/ODI/O為存儲(chǔ)器的數(shù)據(jù)

11、輸入輸出端R/W為讀/寫控制輸入端D和D為RAM內(nèi)部數(shù)據(jù)線CS為片選控制輸入端I/ODI/O為存儲(chǔ)器的數(shù)據(jù)輸入輸出端R/W為讀/寫控制輸入 當(dāng)片選控制信號(hào)CS=1時(shí)，讀/寫控制器都處于高阻狀態(tài)。I/OD 當(dāng)片選控制信號(hào)CS=1時(shí)，讀/寫控制器都處于高阻狀態(tài)當(dāng)CS=0，R/W=1時(shí)，讀出驅(qū)動(dòng)器使能，I/O=D，RAM中的信息被讀出；I/OD當(dāng)CS=0，R/W=1時(shí)，讀出驅(qū)動(dòng)器使能，I/O=D，RAMI/OD當(dāng)CS=0，R/W=0時(shí)，讀出驅(qū)動(dòng)器使能，輸入數(shù)據(jù)經(jīng)過(guò)寫入驅(qū)動(dòng)器，以互補(bǔ)的形式加在數(shù)據(jù)線D和D上， D = I/O， D = I/O， 數(shù)據(jù)被寫入RAM中的存儲(chǔ)單元。I/OD當(dāng)CS=0，R/W

12、=0時(shí)，讀出驅(qū)動(dòng)器使能，輸入數(shù)據(jù)經(jīng)8.2.2 RAM的存儲(chǔ)單元1. 六個(gè)MOS管組成的靜態(tài)存儲(chǔ)單元 T1T4組成基本的RS觸發(fā)器，存放一位二進(jìn)制數(shù)碼。T5、T6是門控管，作模擬開(kāi)關(guān)，以控制觸發(fā)器的輸出Q、Q與位線Bj、Bj的連接。8.2.2 RAM的存儲(chǔ)單元1. 六個(gè)MOS管組成的靜態(tài)存當(dāng)Xi=1時(shí)，T5和T6導(dǎo)通，觸發(fā)器的輸出Q、Q與位線Bj、Bj的連接。當(dāng)Xi=0時(shí)，T5和T6斷開(kāi)，Q、Q與Bj、Bj的連接也被斷開(kāi)。 T7、T8是每一列存儲(chǔ)單元共用門控管，受Yj地址線控制，用以控制該列輸出與RAM內(nèi)部數(shù)據(jù)線的連接。Yj=0時(shí)斷開(kāi)， Yj=1時(shí)導(dǎo)通。當(dāng)Xi=1時(shí)，T5和T6導(dǎo)通，觸發(fā)器的輸出

13、Q、Q與位線Bj、讀出觸發(fā)器的信息：使觸發(fā)器的X 地址線和Y 地址線均為高電平；行列門控管均導(dǎo)通，觸發(fā)器的輸出Q、Q分別與數(shù)據(jù)線D、D連接，通過(guò)內(nèi)部數(shù)據(jù)線把存儲(chǔ)器的信息讀出。讀出觸發(fā)器的信息：使觸發(fā)器的X 地址線和Y 地址線均為高電平寫入信息： SRAM存儲(chǔ)單元MOS管的數(shù)量較多，使得SRAM的集成度受到影響。把需要寫入的信息加在數(shù)據(jù)線D和D上，并使得該觸發(fā)器的X地址和Y地址均為高電平。行列門控管均導(dǎo)通，使的D、D上的信息可寫到該觸發(fā)器中。寫入信息： SRAM存儲(chǔ)單元MOS管的數(shù)量較2. DRAM存儲(chǔ)單元DRAM存儲(chǔ)單元一般是利用電容存放信息。 為了提高集成度，目前大容量的DRAM存儲(chǔ)單元只用

14、一個(gè)MOS管和一個(gè)電容組成。單管動(dòng)態(tài)MOS存儲(chǔ)單元電容CS用來(lái)存儲(chǔ)數(shù)據(jù)T為門控管圖中：2. DRAM存儲(chǔ)單元DRAM存儲(chǔ)單元一般是利用電容存放信息工作原理：(1) 寫入時(shí)：字線Xi=1，T導(dǎo)通，位線Bj上的輸入數(shù)據(jù)經(jīng)T 存儲(chǔ)在CS中。(2) 讀出時(shí)：位線原狀態(tài)為0，Xi=1，T導(dǎo)通，電容 CS的電荷向位線上的離散電容CD轉(zhuǎn)移，使位線輸出電壓UCD=CSUCS /(CS+CD)。由于CS CD，UCD的UOH很小，必須經(jīng)過(guò)放大器讀出。工作原理：(1) 寫入時(shí)：字線Xi=1，T導(dǎo)通，位線Bj上 讀出后CS電荷轉(zhuǎn)移，所存信息被破壞，必須立即刷新恢復(fù)操作，以保證存儲(chǔ)信息不會(huì)丟失。動(dòng)態(tài)MOSRAM的特點(diǎn)

15、：優(yōu)點(diǎn): 是容量大，功耗低，價(jià)格便宜。缺點(diǎn): 讀寫速度比SRAM低，并需要刷新及讀出放大器等外圍電路。 讀出后CS電荷轉(zhuǎn)移，所存信息被破壞，必須立即8.2.3 RAM的讀寫時(shí)序1. RAM的讀出時(shí)序SRAM讀出過(guò)程時(shí)序圖8.2.3 RAM的讀寫時(shí)序1. RAM的讀出時(shí)序S讀出過(guò)程：（1）欲讀數(shù)據(jù)的地址加到RAM的地址輸入端;（2）讀寫信號(hào)一直保持高電平讀狀態(tài)；（3）在CS端加入有效的片選低電平信號(hào)，延時(shí)tCO 后，在I/O 端會(huì)出現(xiàn)欲讀的數(shù)據(jù)信號(hào)；讀出過(guò)程：（1）欲讀數(shù)據(jù)的地址加到RAM的地址輸入端;（2）圖中tRC是RMA兩次讀操作之間的最小時(shí)間間隔,即RAM的讀周期。(4) 使CS無(wú)效，再

16、經(jīng)過(guò)一小段延時(shí)后，I/O 端回到高阻狀態(tài)，完成本次讀操作。圖中tRC是RMA兩次讀操作之間的最小時(shí)間間隔,即RAM的讀SRAM寫入過(guò)程時(shí)序圖2. RAM的寫入時(shí)序SRAM寫入過(guò)程時(shí)序圖2. RAM的寫入時(shí)序?qū)懭脒^(guò)程：（1）欲寫入數(shù)據(jù)的地址加到RAM的地址輸入端;（3）將欲寫入的數(shù)據(jù)加到數(shù)據(jù)輸入端;（2）在CS端加入有效的片選低電平信號(hào)；寫入過(guò)程：（1）欲寫入數(shù)據(jù)的地址加到RAM的地址輸入端;（3（5）使CS無(wú)效，完成本次操作，經(jīng)延時(shí)twR和tDH 后，可以改變地址信號(hào)和寫入數(shù)據(jù)。（4）讀寫信號(hào)R/W變?yōu)榈碗娖?，保持一段時(shí)間tWP，以確保數(shù)據(jù)的可靠輸入；（5）使CS無(wú)效，完成本次操作，經(jīng)延時(shí)tw

17、R和tDH 后，可注意：延時(shí)tAA和tDW必須同時(shí)滿足芯片參數(shù)的要求。tWC為 RAM的寫周期，兩次寫操作之間的最小時(shí)間隔。對(duì)于大多數(shù)RAM的讀寫周期相同，tWC = tRC 。注意：延時(shí)tAA和tDW必須同時(shí)滿足芯片參數(shù)的要求。tWC為DRAM的讀寫過(guò)程：DRAM的讀寫過(guò)程與SRAM基本相似，但行和列地址是分時(shí)送入的。讀寫過(guò)程時(shí)序圖DRAM的讀寫過(guò)程：DRAM的讀寫過(guò)程與SRAM基本相似，但讀寫過(guò)程：（1）先送入欲寫入數(shù)據(jù)的行地址信號(hào);（2）地址信號(hào)穩(wěn)定后，利用行選通信號(hào)RAS的下降沿，把行地址信號(hào)存入行地址鎖存器。讀寫過(guò)程：（1）先送入欲寫入數(shù)據(jù)的行地址信號(hào);（2）地址信號(hào)（3）再送入欲寫

18、入數(shù)據(jù)的列地址信號(hào);（4）列地址信號(hào)穩(wěn)定后，利用行選通信號(hào)CAS的下降沿，把行地址信號(hào)存入行地址鎖存器。（3）再送入欲寫入數(shù)據(jù)的列地址信號(hào);（4）列地址信號(hào)穩(wěn)定后，8.2.4 集成RAM 舉例 62256是一種存儲(chǔ)容量為32K8的SRAM，它采用28腳雙列直插封裝。62256邏輯符號(hào)地址輸入輸入輸出15個(gè)地址輸入端A0 A148個(gè)數(shù)據(jù)輸入/輸出端I/O0 I/O7一個(gè)片選輸入端CS一個(gè)輸出允許端OE一個(gè)讀寫控制端WR8.2.4 集成RAM 舉例 62256是一方式I/O10001001ZDODIZ無(wú)片選讀寫禁止輸出62256的功能表62256邏輯符號(hào)地址輸入輸入輸出方式I/O1Z無(wú)片選6225

19、6的功能表62256邏輯符號(hào)8.2.5 RAM的擴(kuò)展RAM的擴(kuò)展分字?jǐn)U展和位擴(kuò)展。1. 位擴(kuò)展連接(3) 數(shù)據(jù)端各自獨(dú)立，每一個(gè)I/O為一位二進(jìn)制數(shù)碼。用位數(shù)較少的RAM芯片組成位數(shù)較多的存儲(chǔ)器,其連接方法：(1) 把這些相同芯片的地址輸入端都分別連在一起。(2) 芯片的片選控制端和讀/寫控制端也分別連在一起。8.2.5 RAM的擴(kuò)展RAM的擴(kuò)展分字?jǐn)U展和位擴(kuò)展。1. 用8個(gè)2561的RAM芯片組成2568的存儲(chǔ)器的連接圖用8個(gè)2561的RAM芯片組成2568的存儲(chǔ)器的連接圖2. 字?jǐn)U展連接用位數(shù)相同的RAM芯片組成字?jǐn)?shù)更多的存儲(chǔ)器 。4片2568RAM芯片組成10248存儲(chǔ)器的連接2. 字?jǐn)U

20、展連接用位數(shù)相同的RAM芯片組成字?jǐn)?shù)更多的存儲(chǔ)器 如果字?jǐn)?shù)和位數(shù)都不夠時(shí),可以進(jìn)行復(fù)合擴(kuò)展連接，即首先進(jìn)行位擴(kuò)展，然后再進(jìn)行字?jǐn)U展連接。 3. 復(fù)合擴(kuò)展 如果字?jǐn)?shù)和位數(shù)都不夠時(shí),可以進(jìn)行復(fù)合擴(kuò)展連接，8.3 只讀存儲(chǔ)器8.3.1 ROM的結(jié)構(gòu)與原理ROM: 存儲(chǔ)矩陣并不是觸發(fā)器陣列，而是一種組合電路。 PROM是一種可編程邏輯器件，它的地址譯碼器是一個(gè)固定的“與”陣列，它的“存儲(chǔ)矩陣”是一 個(gè)可編程的“或”陣列。1. PROM的陣列結(jié)構(gòu)8.3 只讀存儲(chǔ)器8.3.1 ROM的結(jié)構(gòu)與原理ROM:一個(gè)83PROM的陣列圖如圖所示:與陣列：全譯碼陣列， n 輸入變量有2n個(gè)地址譯碼與門,對(duì)應(yīng)2n根字線

21、?；蜿嚵校阂唤M或門，輸出端輸出數(shù)據(jù)，輸入端是位線，字線與位線的2n個(gè)交叉點(diǎn)都是可編程接點(diǎn)。一個(gè)83PROM的陣列圖如圖所示:與陣列：全譯碼陣列， nPROM的簡(jiǎn)化陣列圖用一個(gè)譯碼器框代替固定的“與”陣列,得PROM的簡(jiǎn)化陣列圖。 注意：因位線一般接有下拉電阻，故未與字線連接時(shí)是低電平。圖中的下拉電阻可以省略。 PROM的簡(jiǎn)化陣列圖用一個(gè)譯碼器框代替固定的“與”陣列,得P PROM編程結(jié)構(gòu) 2. PROM的可編程節(jié)點(diǎn) 出廠時(shí)，存儲(chǔ)單元的內(nèi)容為全1(或全0)，用戶可根據(jù)需要將某些單元通過(guò)編程改寫為1(或0)。雙極型熔絲結(jié)構(gòu)的PROM位線字線二極管結(jié)構(gòu)的PROM位線字線 PROM編程結(jié)構(gòu) 2. PR

22、OM的可編程節(jié)點(diǎn) 出廠時(shí)，存EPROM :采用的編程器件一般為浮柵雪崩注入式MOS管，簡(jiǎn)稱FAMOS，結(jié)構(gòu)如圖所示。編程前，浮柵不帶電荷, FAMOS管截止，表示“1”狀態(tài)。編程寫入時(shí)，在要存儲(chǔ)的“0”對(duì)應(yīng)單元管子的漏級(jí)加上足夠高的正電壓，F(xiàn)AMOS管導(dǎo)通。FAMOS管編程結(jié)構(gòu) EPROM :采用的編程器件一般為浮柵雪崩注入式MOS管，簡(jiǎn) 外加電壓消失后，由于沒(méi)有放電回路，浮置柵上的正電荷可以長(zhǎng)期存在。如用紫外線照射FAMOS管，浮置柵的電子可形成光電流而泄放，管子又恢復(fù)截止?fàn)顟B(tài)，將存儲(chǔ)的“0”擦除。 FAMOS管編程結(jié)構(gòu) 外加電壓消失后，由于沒(méi)有放電回路，浮置柵上的8.3.2 EPROM 的

23、實(shí)例（27512）1. 結(jié)構(gòu)與引腳27系列EPROM是美國(guó)Intel公司采用高速N溝道硅柵工藝生產(chǎn)的EPROM。它們是最常用的EPROM。型號(hào)從2716、2732、2764一直到27C040。存儲(chǔ)容量分別為2K8、4K8到512K8。 8.3.2 EPROM 的實(shí)例（27512）1. 結(jié)構(gòu)與VPP是編程電壓復(fù)用端。 EPROM芯片上的石英玻璃窗是紫外線照射窗。圖中A0A15是地址輸入端Q0Q7是數(shù)據(jù)輸出端CE是片選輸入端OE是輸出使能端VPP是編程電壓復(fù)用端。 EPROM芯片上的石英玻璃窗是紫外2. 工作方式27512常用工作方式有6種。輸出(1113)(1519)讀出禁止輸出編程編程校驗(yàn)禁止

24、編程待機(jī)ULULUL脈沖ULUHUHULUHVPPULVPPDOUTZDINDOUTZZ(22)(20)引腳工作方式2. 工作方式27512常用工作方式有6種。輸出讀出ULU3. 27512讀出時(shí)的時(shí)序圖3. 27512讀出時(shí)的時(shí)序圖8.3.3 ROM 的應(yīng)用存儲(chǔ)程序、表格和大量固定數(shù)據(jù)。實(shí)現(xiàn)代碼轉(zhuǎn)換。實(shí)現(xiàn)邏輯函數(shù)。 PROM的缺點(diǎn)： 與陣列是一個(gè)固定的全譯碼陣列，輸入變量較多時(shí)，必然會(huì)導(dǎo)致器件工作速度降低;PROM的體積較大;成本較高。8.3.3 ROM 的應(yīng)用存儲(chǔ)程序、表格和大量固定數(shù)據(jù)。實(shí)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00

25、 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1A1 A0 B1 B0L3 L2 L1 L00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 12位二進(jìn)制數(shù)的乘法表例1 試用ROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)的乘法運(yùn)算。解 設(shè)這兩個(gè)乘數(shù)為A1 A0 和B1 B0，積為L(zhǎng)3 L2 L1 L0，列出乘法表。0 0 0 0A1 A0 B1 B0L3 L2 畫出實(shí)現(xiàn)

26、兩位二進(jìn)制數(shù)乘法的簡(jiǎn)化陣列圖畫出實(shí)現(xiàn)兩位二進(jìn)制數(shù)乘法的簡(jiǎn)化陣列圖 PROM可以稱為最早的可編程邏輯器件。但由于PROM中的與陣列是一個(gè)固定的全譯碼陣列，當(dāng)輸入變量較多時(shí)，必然會(huì)導(dǎo)致器件工作速度降低，PROM的體積較大，成本也較高，所以它主要不是作為可編程邏輯器件使用。 PROM可以稱為最早的可編程邏輯器件。但由8.4 低密度可編程邏輯器件1. PLA8.4.1 PLA和PAL PLA的與和或陣列都是可以編程的?；蜿嚵校删幊蹋┡c陣列（可編程）編程后PLA的結(jié)構(gòu)圖8.4 低密度可編程邏輯器件1. PLA8.4.1 圖示PLA實(shí)現(xiàn)的邏輯函數(shù)：編程后PLA的結(jié)構(gòu)圖或陣列（可編程）與陣列（可編程）圖示

27、PLA實(shí)現(xiàn)的邏輯函數(shù)：編程后PLA的結(jié)構(gòu)圖或陣列與陣列2. PALPAL的基本結(jié)構(gòu)圖或陣列（固定）與陣列（可編程） PAL的結(jié)構(gòu)如圖，其“與”陣列是可編程的，而“或”陣列是固定的。 PAL中一個(gè)或門一般有78個(gè)乘積項(xiàng)。PAL器件的輸入、輸出和乘積項(xiàng)個(gè)數(shù)是由制造廠預(yù)先確定的，大約有幾十種結(jié)構(gòu)，常用的結(jié)構(gòu)有以下兩種類型。 2. PALPAL的基本結(jié)構(gòu)圖或陣列與陣列 一個(gè)有七個(gè)乘積項(xiàng)的“或”輸出端，同時(shí)該輸出數(shù)據(jù)被反饋到“與”陣列。輸出三態(tài)緩沖器由乘積項(xiàng)控制，當(dāng)緩沖器為高阻時(shí)，該I/O端可作為輸入端使用。 第一種類型是I/O結(jié)構(gòu)，如圖所示。 一個(gè)有七個(gè)乘積項(xiàng)的“或”輸出端，同時(shí)該輸出第二種類型是時(shí)序

28、邏輯或寄存器輸出結(jié)構(gòu) 七個(gè)乘積項(xiàng)的“或”邏輯可以在公共時(shí)鐘CP作用下置入D寄存器，該寄存器輸出數(shù)據(jù)被反饋到“與”陣列，這就使當(dāng)前狀態(tài)的數(shù)據(jù)能成為下一狀態(tài)的部分輸入，由此可以實(shí)現(xiàn)時(shí)序電路的設(shè)計(jì)。 第二種類型是時(shí)序邏輯或寄存器輸出結(jié)構(gòu) 七個(gè)乘積8.4.2 GAL GAL是在PAL基礎(chǔ)上發(fā)展起來(lái)的新一代可編程邏輯器件，是低密度可編程器件的代表, 采用了能長(zhǎng)期 保持?jǐn)?shù)據(jù)的CMOS E2PROM工藝，還提供了電子標(biāo) 簽、宏單元和結(jié)構(gòu)字等新技術(shù)，使GAL實(shí)現(xiàn)了電 可擦除、可重編程等性能，大大增強(qiáng)了電路設(shè)計(jì)的靈活性。從而成為低密度可編程器件的代表。 PAL是一次性熔絲編程結(jié)構(gòu)，不同的結(jié)構(gòu)對(duì)應(yīng)不同的芯片型號(hào)，

29、給使用帶來(lái)不便。 8.4.2 GAL GAL是在PAL基礎(chǔ) GAL器件的陣列結(jié)構(gòu)與PAL一樣，是由一個(gè)可編程 的“與”陣列驅(qū)動(dòng)一個(gè)固定的“或”陣列。但輸出部分的結(jié)構(gòu)不同，它的每一個(gè)輸出引腳上都集成了 一個(gè)輸出邏輯宏單元(Output Logic Macro- Cell， 簡(jiǎn)稱OLMC）。 GAL器件的陣列結(jié)構(gòu)與PAL一樣，是由一個(gè)可GAL16V8的邏輯圖緩存器輸入邏輯宏單元可編程與陣列GAL16V8的邏輯圖緩存器輸入可編程與陣列輸出邏輯宏單元（OLMC）的結(jié)構(gòu)通過(guò)對(duì)GAL16V8結(jié)構(gòu)控制字編程，可使OLMC具有不同的工作方式。輸出邏輯宏單元附加多路選擇器輸出多路選擇器反饋多路選擇器輸出使能多路

30、選擇器各多路選擇器功能：OMUX選擇輸出方式FTMUX決定反饋方式TSMUX決定輸出三態(tài)門的工作方式。PTMUX決定附加乘積項(xiàng)用途輸出邏輯宏單元（OLMC）的結(jié)構(gòu)通過(guò)對(duì)GAL16V8結(jié)構(gòu)控制8.5 高密度可編程邏輯器件HDPLD 一般是指密度大于1000門的PLD，具有更多輸入輸出信號(hào)、乘積項(xiàng)和宏單元。HDPLD 的兩種編程方式：普通編程方式（使用編程器編程）。在系統(tǒng)可編程(in- system programmable, 簡(jiǎn)稱isp)方式。8.5 高密度可編程邏輯器件HDPLD 一般8.5.1 ispLSI/pLSI 2032 ispLSI/Plsi2032組成：通用邏輯塊GLB集總布線區(qū)G

31、RP輸入輸出單元IOC輸出布線區(qū)ORP時(shí)鐘分配網(wǎng)絡(luò)CDN ispLSI/Plsi2032結(jié)構(gòu)圖：8.5.1 ispLSI/pLSI 2032 ispLSI 2032引腳圖 2032引腳圖 1. 通用邏輯塊 GLB GLB是2032內(nèi)部基本邏輯單元，由與陣列、乘積項(xiàng)共享陣列和4輸出邏輯宏單元等組成。1. 通用邏輯塊 GLB GLB是2032內(nèi)2000系列 GLB結(jié)構(gòu)圖 2000系列 GLB結(jié)構(gòu)圖 2. 集總布線區(qū) GRP3. 輸出布線單元 ORP 是GLB和I/O之間的可編程互連陣列，其輸入是8個(gè)GLB的32個(gè)輸出端，輸出是芯片位于該側(cè)的16個(gè)IOC。通過(guò)編程，可將任一個(gè)GLB的輸出和4個(gè)I/O

32、端分別連接。4. 時(shí)鐘分配網(wǎng)絡(luò) CDN 其輸入信號(hào)由3個(gè)專用輸入端Y0、Y1、Y2提供，輸出信號(hào)有5個(gè)，其中，CLK0、CLK1和CLK2提供給GLB，IOCLK0和IOCLK1提供給IOC。 位于芯片中央，區(qū)內(nèi)是可編程連線網(wǎng)絡(luò)。通過(guò)GRP可將片內(nèi)所有邏輯塊相互連接及IOC與GRP連接。2. 集總布線區(qū) GRP3. 輸出布線單元 ORP 5. 輸入輸出單元 IOC 共32個(gè)，有輸入、輸出和雙向I/O三種組態(tài)，靠輸出三態(tài)使能控制MUX來(lái)控制。5. 輸入輸出單元 IOC 共32個(gè)，有輸入 內(nèi)部包含PLD等效門、邏輯宏單元、I/O引腳。具有在系統(tǒng)可編程功能。邏輯陣列塊 LAB（8個(gè)）可編程連線陣列

33、PLA（1個(gè)）輸出控制塊 IOCB（多個(gè)）宏單元（Macro-cells）全局時(shí)鐘全局清除包含：8.5.2 MAX7000系列高密度可編程器件 (EPM7128S) 內(nèi)部包含PLD等效門、邏輯宏單元、I/O引腳。EMP 7128s結(jié)構(gòu)圖EMP 7128s結(jié)構(gòu)圖1. 宏單元 組態(tài)功能上與GAL的OLMC相似，能單獨(dú)組態(tài)為時(shí)序邏輯工作方式。EMP 7128S宏單元結(jié)構(gòu)圖包括: 與邏輯陣列、乘積項(xiàng)選擇矩陣、可編程觸發(fā)器三個(gè)功能塊。1. 宏單元 組態(tài)功能上與GAL的OLMC相似2. 擴(kuò)展乘積項(xiàng)(1) 共享擴(kuò)展乘積項(xiàng) 由每個(gè)宏單元提供一個(gè)乘積項(xiàng)接到與邏輯陣列 組成。 可被同一LAB內(nèi)任一或全部宏單元使用和享。共享擴(kuò)展乘積項(xiàng) MAX7000結(jié)構(gòu)中提供了共享和并聯(lián)擴(kuò)展乘積項(xiàng)，它可作為附加的乘積項(xiàng)直接送到該LAB的每個(gè)宏單元中。2. 擴(kuò)展乘積項(xiàng)(1) 共享擴(kuò)展乘積項(xiàng) 由每(2) 并聯(lián)擴(kuò)展乘積項(xiàng) 是一些宏單元沒(méi)有使用的乘積項(xiàng)，可以把它們借到鄰近高位的宏單元去快速實(shí)現(xiàn)較復(fù)雜的邏輯函數(shù)。EMP 7128S 并聯(lián)擴(kuò)展乘積項(xiàng) (2) 并聯(lián)擴(kuò)展乘積項(xiàng) 是一些宏單元沒(méi)有使用 編程單元控制2輸入與門的一個(gè)輸入端，以選擇驅(qū)動(dòng)LAB的PLA信號(hào)。一個(gè)PLA可編程節(jié)點(diǎn)的結(jié)構(gòu)3. 可編程連線陣列PLA EPM7128S的專用輸入、I/O引腳和宏單元輸出信號(hào)均可通過(guò)PLA送到各個(gè)