可編程邏輯器件課件

第八章可編程邏輯器件

8·1概述

8·3可編程陣列邏輯PAL

8·4

通用陣列邏輯GAL

8·6現(xiàn)場(chǎng)可編程門陣列FPGA

本章小結(jié)返回主目錄8.1概述可編程邏輯器件（PLD）是20世紀(jì)80年代發(fā)展起來(lái)的一種通用的可編程的數(shù)字邏輯電路。它是一種標(biāo)準(zhǔn)化、通用的數(shù)字電路器件，集門電路、觸發(fā)器、多路選擇開(kāi)關(guān)、三態(tài)門等器件和電路連線于一身。PLD使用起來(lái)靈活方便，可以根據(jù)邏輯要求設(shè)定輸入與輸出之間的關(guān)系，也就是說(shuō)PLD是一種由用戶配置某種邏輯功能的器件。

PLD在制造工藝上，采用過(guò)TTL、CMOS、ECL、靜態(tài)RAM等技術(shù)，器件類型有PROM、EPROM、PROM、PLA、PAL、GAL、EPLD、CPLD、FPGA等。作為一種理想的設(shè)計(jì)工具，PLD具有通用標(biāo)準(zhǔn)器件和半定制電路的許多優(yōu)點(diǎn)，給數(shù)字系統(tǒng)設(shè)計(jì)者帶來(lái)很多方便。其優(yōu)點(diǎn)如下：（1）簡(jiǎn)化設(shè)計(jì)。由于PLD的可編程性和靈活性，電路設(shè)計(jì)結(jié)束后，可隨意進(jìn)行修改或刪除，無(wú)需重新布線和生產(chǎn)印刷板，大大縮短了系統(tǒng)的設(shè)計(jì)周期。（2）高性能?，F(xiàn)在市場(chǎng)上提供的PLD器件的性能超過(guò)了最快的標(biāo)準(zhǔn)分立邏輯器件的性能，而且一片PLD芯片的功耗比分立器件組合而成的電路的功耗要小。（3）可靠性高。采用PLD器件將使所用器件的數(shù)目減少，也使印刷板面積減少，密度下降，這些都大大提高了電路的可靠性，同時(shí)也將減少干擾和噪聲，使系統(tǒng)的運(yùn)行更可靠。（4）成本下降。采用PLD設(shè)計(jì)數(shù)字系統(tǒng)，由于所用器件少，用于器件測(cè)試及裝配的工作量也少，所以系統(tǒng)的成本將下降。

（5）硬件加密。使用PLD器件構(gòu)成的數(shù)字系統(tǒng)，其內(nèi)部結(jié)構(gòu)是由設(shè)計(jì)者通過(guò)編程實(shí)現(xiàn)的。有些PLD器件（例如GAL）還提供一個(gè)能被編程的保密單元，可用來(lái)防止檢驗(yàn)和讀出芯片中的程序，這對(duì)于保持芯片設(shè)計(jì)的專利、防止他人抄襲有很大好處。

8·3PAL器件結(jié)構(gòu)及其應(yīng)用

8·3·1PAL的基本電路結(jié)構(gòu)

8·3·2PAL的幾種輸出電路結(jié)構(gòu)和反饋形式

8·3·3PAL應(yīng)用舉例

8·3·1PAL的基本電路結(jié)構(gòu)

PAL是在ROM和PLA基礎(chǔ)上發(fā)展起來(lái)的，它同ROM和PLA一樣都采用“陣列邏輯”技術(shù)。在陣列邏輯中，既要求有規(guī)則的陣列結(jié)構(gòu)，又要求實(shí)現(xiàn)靈活多樣的邏輯功能，同時(shí)還要求編程簡(jiǎn)單，易于實(shí)現(xiàn)。PAL是為適應(yīng)這種要求而產(chǎn)生的。它比PROM靈活，便于完成多種邏輯功能，同時(shí)又比PLA工藝簡(jiǎn)單，易于編程和實(shí)現(xiàn)。圖8.1PAL結(jié)構(gòu)

PAL的基本結(jié)構(gòu)由可編程的與陣列和固定的或陣列組成，如圖8.1所示。這種結(jié)構(gòu)形式為實(shí)現(xiàn)大部分邏輯函數(shù)提供了最有效的方法。PAL每一個(gè)輸出包含的乘積項(xiàng)數(shù)目是由固定連接的或陣列提供的，一般函數(shù)包含3至4個(gè)乘積項(xiàng)，而PAL可提供7至8個(gè)乘積項(xiàng)的與或輸出。該輸出通過(guò)觸發(fā)器送給輸出緩沖器，同時(shí)也可以將狀態(tài)反饋回與陣列。這種反饋功能使PAL器件具有記憶功能，既可以記憶先前的狀態(tài)，又可以改變功能狀態(tài)，因此PAL器件可以構(gòu)成狀態(tài)時(shí)序機(jī)，實(shí)現(xiàn)加、減計(jì)算及移位、分支操作等。8·3·2PAL的幾種輸出電路結(jié)構(gòu)和反饋形式

PAL器件的與陣列是可編程的，而或陣列是不可編程的。用PAL實(shí)現(xiàn)邏輯函數(shù)時(shí)，每個(gè)輸出是若干個(gè)與項(xiàng)的和，而與項(xiàng)的數(shù)目已由制造廠固定（4個(gè)、8個(gè)等）。在PAL產(chǎn)品中，一個(gè)輸出的最多與項(xiàng)可達(dá)8個(gè)。

PAL備有多種輸出結(jié)構(gòu)，有專用輸出、I/O輸出、寄存器輸出、異或輸出和算術(shù)選通反饋輸出等結(jié)構(gòu)，它不僅可以構(gòu)成組合邏輯電路，也可以構(gòu)成時(shí)序邏輯電路。不同型號(hào)的芯片對(duì)應(yīng)一種固定的輸出結(jié)構(gòu)，由生產(chǎn)廠家來(lái)決定。

一.

專用輸出結(jié)構(gòu)圖8.2是專用輸出結(jié)構(gòu)的邏輯圖。它是在基本門陣列的輸出加上反相器得到的?；鹃T陣列的輸出結(jié)構(gòu)也屬于專用輸出結(jié)構(gòu)。圖8.2專用輸出結(jié)構(gòu)圖

二.可編程輸入/輸出（I/O）結(jié)構(gòu)圖8.3是I/O輸出結(jié)構(gòu)的邏輯圖。該圖的或門實(shí)現(xiàn)7個(gè)與項(xiàng)的邏輯加，其輸出為三態(tài)門G3。它受到與門G2輸出（第一個(gè)與項(xiàng)）的控制。如果編程時(shí)使此與項(xiàng)常為0，即該與門的所有輸入端都接通，則三態(tài)門處于高阻態(tài)，此時(shí)，I/O端可作為輸入端，G4為輸入緩沖器。相反，編程后G2與門的所有輸入項(xiàng)都斷開(kāi)，三態(tài)門被選通，I/O只能作輸出端，這時(shí)，緩沖器G4將輸出反饋到輸入。但是反饋回來(lái)的信號(hào)能否成為與門輸入，還要視編程而定。圖8.3I/O輸出結(jié)構(gòu)三.寄存器輸出結(jié)構(gòu)圖8.4是寄存器輸出結(jié)構(gòu)的邏輯圖。它是在基本門陣列基礎(chǔ)上加入D觸發(fā)器得到的。在時(shí)鐘CLK的上升沿，或門的輸出存入D觸發(fā)器，同時(shí)Q端通過(guò)OE控制的三態(tài)門G3輸出。另外，通過(guò)緩沖器G2反饋至與門陣列。這樣，PAL便成了具有記憶功能的時(shí)序網(wǎng)絡(luò)，從而滿足設(shè)計(jì)時(shí)序電路的需要。圖8.4寄存器輸出結(jié)構(gòu)

四.異或結(jié)構(gòu)圖8.5是異或輸出結(jié)構(gòu)的邏輯圖。它是把與項(xiàng)之和分成了兩部分，經(jīng)異或運(yùn)算后，在時(shí)鐘CLK的上升沿將異或結(jié)果存入D觸發(fā)器，通過(guò)OE控制的三態(tài)門G6輸出。這樣處理后，它除了具有寄存器輸出結(jié)構(gòu)的特征外，還能實(shí)現(xiàn)時(shí)序邏輯電路的保持功能。圖8.5異或輸出結(jié)構(gòu)五.運(yùn)算選通反饋結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu)是在異或結(jié)構(gòu)基礎(chǔ)上加入反饋選通電路得到的，如圖8.6所示。反饋選通電路可以對(duì)反饋?lái)?xiàng)和輸入項(xiàng)A實(shí)現(xiàn)4種邏輯加操作，反饋選通的4個(gè)或門輸出分別為（A+Q）、（+Q）、（A+）、（+）。這4種結(jié)果反饋到與門陣列之后，可獲得更多的邏輯組合。圖8.6算術(shù)選通反饋結(jié)構(gòu)

8·3·3PAL的應(yīng)用舉例

圖8.7表示了PAL16H8的邏輯圖，它有64×32個(gè)熔絲點(diǎn)，輸出電路有8個(gè)D觸發(fā)器，是寄存器輸出結(jié)構(gòu)。圖8.8是PAL14H4的應(yīng)用實(shí)例圖，它具有寄存器的輸出結(jié)構(gòu)。對(duì)于該器件的開(kāi)發(fā)，可以按照實(shí)訓(xùn)8中的方法來(lái)實(shí)現(xiàn)。首先編寫正確的ABEL源程序，然后進(jìn)行編譯，生成相應(yīng)的.JED文件，最后通過(guò)編程器根據(jù).JED文件對(duì)芯片寫入。這樣，就可以得到與.JED文件完全對(duì)應(yīng)的實(shí)例圖8.8。類似于圖8.8的表示方法也是.JED文件的一種熔絲圖表現(xiàn)。圖8.7PAL16H8邏輯圖

圖8.8中交叉處的“×”表示熔絲保留，意味著該與線含有豎線對(duì)應(yīng)的變量；交叉處無(wú)“×”表示熔絲燒斷，表示該與線不含有相應(yīng)的變量。如果一條與線上的熔絲全保留，則這條與線的值恒為0；如果一條與線上的熔絲全燒斷，則這條與線的值恒為1。按圖8.8的接法，I1、I2、I3、I4為4個(gè)輸入量，O1、O2、O3、O4為4個(gè)輸出量。標(biāo)有“NC”符號(hào)的輸入端，表示該輸入端不接輸入信號(hào)。按照上述分析，輸入、輸出的邏輯關(guān)系為O1=I1I2I3+I2I3I4+I2I3+I1I2O2=圖8.8PAL14H4的應(yīng)用實(shí)例接線圖

8·4通用陣列邏輯GAL

8·4·1GAL的電路結(jié)構(gòu)8·4·2輸出邏輯宏單元(OLMC)8·4·3GAL的輸入特性和輸出特性8·4·1GAL的電路結(jié)構(gòu)GAL芯片的特點(diǎn)（1）采用E2CMOS工藝，最大運(yùn)行功耗45mA,最大維持功耗35mA，存取速度高達(dá)15～25ns。具有可重復(fù)擦除和編程的功能。（2）具有輸出邏輯宏單元（OLMC），可靈活設(shè)計(jì)各種復(fù)雜邏輯。（3）GAL16V8可以模擬20引腳的PAL器件，可代替21種PAL產(chǎn)品；GAL20V8可以模擬24引腳的PAL器件，可代替21種PAL產(chǎn)品。

（4）具有高速編程、重新編程的功能。一個(gè)GAL芯片重新編程的次數(shù)大于100次。（5）具有加密單元，可防止復(fù)制；具有電子標(biāo)簽，可用作識(shí)別標(biāo)志；可預(yù)置和加電復(fù)位全部寄存器，具有100%的功能可實(shí)驗(yàn)性。數(shù)據(jù)保存期可超過(guò)20年8.4.2輸出邏輯宏單元（OLMC）

1.OLMC的結(jié)構(gòu)

GAL器件輸出端都是輸出邏輯宏單元（OLMC）結(jié)構(gòu)。無(wú)論是GAL16V8還是GAL20V8，它們內(nèi)部都有8個(gè)OLMC。8個(gè)OLMC在相應(yīng)的控制字的作用下，具有不同的電路結(jié)構(gòu)這帶來(lái)了GAL的靈活性和方便性。深刻理解OLMC的結(jié)構(gòu)和原理是使用GAL器件設(shè)計(jì)數(shù)字系統(tǒng)的關(guān)鍵。下面我們簡(jiǎn)單討論OLMC的結(jié)構(gòu)。圖8.9OLMC的結(jié)構(gòu)

OLMC的結(jié)構(gòu)示于圖8.9。OLMC中的或門G1完成或操作；異或門G2完成極性選擇，同時(shí)還有一個(gè)D觸發(fā)器和4個(gè)多路選擇器。OLMC在相應(yīng)的控制下，具有不同的電路結(jié)構(gòu)。因此，GAL器件提供了比目前的PAL器件更大的功能、更方便的應(yīng)用。

2.OLMC的五種工作方式在結(jié)構(gòu)控制字的作用下，GAL的輸出邏輯宏單元可以有5種組態(tài)，即5種工作方式。只有深刻理解OLMC的5種工作方式，才能編制出正確的源程序。正確的源程序經(jīng)過(guò)GAL編譯程序（例如ABEL軟件）編譯后，才能生成正確的控制字和JEDEC文件，才能使GAL的各OLMC置成符合要求的電路結(jié)構(gòu)，從而才能完成設(shè)計(jì)任務(wù)。下面以GAL16V8為例說(shuō)明5種工作方式。（1）專用組合輸入方式。

SYN、AC0、AC1（n）=101時(shí)，相應(yīng)單元的OLMC的電路結(jié)構(gòu)為專用組合輸入方式。該方式中，OLMC是組合邏輯電路。1、11腳和2～9腳一樣，可作為普通的數(shù)據(jù)輸入使用，共10個(gè)；輸出三態(tài)門禁止工作使I/O端不能作為輸出，只能借用鄰級(jí)的反饋開(kāi)關(guān)作組合電路的反饋輸入使用。由于GAL16V8的15、16腳（GAL20V8的18、19腳）因無(wú)反饋開(kāi)關(guān)而不能作反饋輸入使用，即不是101方式，它們只能作組合輸出的100方式。（2）專用組合輸出方式。

SYN、AC0、AC1（n）=100時(shí)，相應(yīng)單元的OLMC的電路結(jié)構(gòu)為專用組合輸出方式。該方式中，OLMC是組合邏輯電路。1、11腳和2～9腳一樣作為普通的數(shù)據(jù)輸入使用；輸出三態(tài)門控制信號(hào)接VCC，輸出始終允許；相應(yīng)的I/O只能作純組合輸出，不能作反饋輸入使用，輸出函數(shù)的或項(xiàng)最多8個(gè)。從以上101和100兩種方式可看出，一個(gè)GAL芯片的8個(gè)OLMC（以GAL16V8為例，即12～19腳）可以都用作純組合輸出（皆為100方式），但8個(gè)OLMC不可以都用作純組合輸入（皆為101方式），起碼必須有15、16腳是作100方式輸出端，也就是說(shuō)，101方式必須和100方式并存時(shí)GAL芯片才有意義。101和100方式用于無(wú)反饋的純組合電路的設(shè)計(jì)。例8.1利用GAL器件設(shè)計(jì)一個(gè)8輸入的與門和一個(gè)8輸入的或非門。此電路要求16個(gè)輸入端和2個(gè)輸出端，所以用GAL16V8就可以完成設(shè)計(jì)。其邏輯表達(dá)式為

O1=A1·A2·A3·A4·A5·A6·A7·A8O2=

這是一個(gè)純組合電路，安排引腳時(shí)可以按照101和100方式。GAL16V8的1，11和2～9腳為10個(gè)直接輸入端，8個(gè)OLMC（12～19腳）中，15、16腳只能作輸出，其余的6個(gè)設(shè)計(jì)為輸入信號(hào)。（3）帶反饋的組合型輸出方式。

SYN、AC0、AC1（n）=111時(shí)，相應(yīng)單元的OLMC的電路結(jié)構(gòu)為反饋組合輸出方式。該方式中，1、11腳和2～9腳一樣作為普通的數(shù)據(jù)輸入端使用，輸出三態(tài)門控制信號(hào)是第一個(gè)與項(xiàng)，故輸出函數(shù)的或項(xiàng)最多7個(gè)；13～18腳的I/O端既可輸出，也可使用本單元的反饋開(kāi)關(guān)作反饋輸入使用；12、19腳因無(wú)反饋開(kāi)關(guān)使用（分別被11腳、1腳占用）只能作輸出而不能作反饋輸入。（4）時(shí)序邏輯中的組合輸出方式。

SYN、AC0、AC1（n）=011時(shí)，相應(yīng)單元的OLMC為時(shí)序邏輯中的組合輸出方式。此方式下，引腳1和11分別為CK和OE輸入信號(hào);12、19和13～18腳既可輸出，也可作反饋輸入使用，輸出函數(shù)的或項(xiàng)最多7個(gè)。但8個(gè)OLMC（12～19腳）不允許全是組合電路，至少要有一個(gè)是時(shí)序型輸出，即010方式。因此011方式用于既有組合電路又有時(shí)序電路的數(shù)字系統(tǒng)中。（5）時(shí)序型輸出方式。

SYN、AC0、AC1（n）=010時(shí)，被組態(tài)的OLMC的電路結(jié)構(gòu)為時(shí)序型輸出方式。該方式中，引腳1和11分別為CK和OE輸入信號(hào)，8個(gè)OLMC可以都是時(shí)序型輸出的010方式，每個(gè)I/O端既可作輸出也可利用本單元的反饋開(kāi)關(guān)作反饋輸入，輸出函數(shù)的或項(xiàng)最多8個(gè)。010方式用于純時(shí)序電路的設(shè)計(jì)。

8·6現(xiàn)場(chǎng)可編程門陣列FPGA8·6·1

FPGA的基本結(jié)構(gòu)8·6·2

FPGA的其它情況8.6現(xiàn)場(chǎng)可編程門陣列FPGA8.6.1FPGA的基本結(jié)構(gòu)

FPGA屬于前面所述的第一類LCA結(jié)構(gòu)，圖8.10是該結(jié)構(gòu)的平面示意圖。下面對(duì)該結(jié)構(gòu)作一簡(jiǎn)要介紹如圖8.10所示，它由CLB構(gòu)成二維陣列，塊之間有縱向、橫向兩種布線通道，其連線的可編程資源由SRAM控制，芯片的四周是輸入/輸出模塊，這些IOB也是由邏輯門和觸發(fā)器等組成。例如XC3000系列，它有64個(gè)CLB，排列成8行×8列的矩陣，每個(gè)CLB都由一個(gè)組合邏輯電路、兩個(gè)觸發(fā)器和若干多路選擇器組成。其中組合邏輯電路為32×1的查表存儲(chǔ)器方式組成，它可實(shí)現(xiàn)五變量的任意函數(shù)，或者任意兩組四變量的函數(shù)（總數(shù)不超過(guò)5個(gè)變量）。兩個(gè)輸出可以為組合的或者是寄存器型的。由于有時(shí)鐘端口、兩個(gè)觸發(fā)器，它也可以方便地實(shí)現(xiàn)時(shí)序邏輯功能。

2．可編程輸入/輸出塊IOB

每一個(gè)IOB可以根據(jù)需要，通過(guò)編程控制的存儲(chǔ)器單元來(lái)定義3種不同的功能：輸入、輸出、雙向。當(dāng)IOB作為輸入接口使用時(shí)，輸入信號(hào)通過(guò)緩沖器后直接進(jìn)入芯片內(nèi)部，也可通過(guò)寄存器輸入。當(dāng)IOB作為輸出口使用時(shí)，來(lái)自芯片內(nèi)部的信號(hào)直接或經(jīng)D觸發(fā)器寄存后經(jīng)輸出緩沖器輸出。輸出緩沖器還可以定義為三態(tài)輸出。每一個(gè)IOB的設(shè)置選擇有：是否倒相,信號(hào)輸出翻轉(zhuǎn)速率，是否接高阻值的上拉電阻等。此外，每一個(gè)輸入電路還具有鉗位二極管來(lái)提供靜電保護(hù)，以防止由輸入產(chǎn)生電流死鎖。

3．可編程內(nèi)部連接線PIC

可編程內(nèi)部連接線主要由金屬線段組成，它分布于CLB陣列周圍，通過(guò)由SRAM配置控制的可編程開(kāi)關(guān)實(shí)現(xiàn)系統(tǒng)邏輯的布線。主要有三種類型的連線：內(nèi)部連線、長(zhǎng)線和直接連線。XC3000系列的長(zhǎng)線含有復(fù)用總線和寬位“線與”功能。直接連線資源常被用來(lái)進(jìn)行CLB-CLB之間、CLB-IOB之間的連接，具有布線短、延遲小的特點(diǎn)。長(zhǎng)線用于傳遞傳輸距離長(zhǎng)的或要求偏移率低的信號(hào)。

8.6.2

FPGA的其它情況FPGA開(kāi)發(fā)過(guò)程如下：因?yàn)镕PGA中SRAM的配置數(shù)據(jù)在芯片關(guān)機(jī)或掉電后數(shù)據(jù)將丟失，所以首先要將FPGA內(nèi)部的邏輯硬件連結(jié)關(guān)系數(shù)據(jù)燒制在一片單獨(dú)的EPROM中。在印刷電路板上，該EPROM與FPGA芯片以并行接口的方式實(shí)現(xiàn)連接，這樣在加電或復(fù)位時(shí)，EPROM中的結(jié)構(gòu)碼內(nèi)容就可以以并行方式首先打入FPGA芯片的RAM中，從而完成對(duì)FPGA芯片的構(gòu)造，此后EPROM即可與FPGA芯片脫鉤，F(xiàn)PGA可以開(kāi)始獨(dú)立工作。這種獨(dú)特的工作方式也是XilinxFPGA的一大特色。設(shè)計(jì)開(kāi)發(fā)XilinxFPGA必須要有XACT（Xilinx自動(dòng)CAE工具：XilinxAutomaticCAETools）開(kāi)發(fā)系統(tǒng)和相應(yīng)的設(shè)計(jì)軟件，例如OrCAD,Viewlogic設(shè)計(jì)軟件等。下面以O(shè)rCAD和XACT開(kāi)發(fā)系統(tǒng)為例介紹其設(shè)計(jì)開(kāi)發(fā)的具體步驟。（1）應(yīng)用SDT進(jìn)行電路圖編輯，用Annotate,ERC,Cleanup,Netist等進(jìn)行必要的后處理，生成NET、PIN等描述元件和連結(jié)關(guān)系的網(wǎng)表文件。（2）應(yīng)用VST對(duì)NET網(wǎng)表電路進(jìn)行邏輯功能模擬.這時(shí)采用的是單位時(shí)延模擬，用以驗(yàn)證設(shè)計(jì)功能的正確性，如果需要修改，則返回步驟（1）。（3）應(yīng)用PIN2XNF將網(wǎng)表文件轉(zhuǎn)換為Xilinx格式網(wǎng)表XNF（XilinxNetistFormat,Xilinx網(wǎng)表格式）。（4）應(yīng)用XNFMAP對(duì)網(wǎng)表進(jìn)行邏輯劃分，利用AP2LCA進(jìn)行邏輯優(yōu)化，產(chǎn)生初始的版圖平面布局。（5）應(yīng)用自動(dòng)布局布線工具APR以及XACT交互編輯工具生成芯片內(nèi)部的布局布線信息文件LCA（LogicCellArray,邏輯單元列陣）。（6）應(yīng)用LCA2XNF,XNF2VST進(jìn)行后處理,生成含有時(shí)延信息的網(wǎng)表文件NET。

（7）應(yīng)用VST進(jìn)行時(shí)序仿真和驗(yàn)證。如不合格,可返回步驟(1)去修改電路或者到步驟(5)去人工修改版圖；如果滿足設(shè)計(jì)要求,則直接到步驟(8)。（8）應(yīng)用Makebits,Makeeprom和LCA網(wǎng)表文件進(jìn)行位流編譯生成構(gòu)造碼。通過(guò)EPROM寫入器將構(gòu)造碼寫入EPROM中。一個(gè)芯片燒制