ch04-4常用組合邏輯電路模塊

4.4常用組合邏輯電路模塊4.4.1編碼器4.4.2譯碼器/數(shù)據(jù)分配器4.4.3數(shù)據(jù)選擇器4.4.4數(shù)值比較器4.4.5算術(shù)運算電路1、編碼器(Encoder)的定義與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1編碼器4.4常用組合邏輯電路模塊能將每一個編碼輸入信號變換為不同的二進(jìn)制的代碼輸出。

如8線-3線編碼器：將8個輸入的信號分別編成8個3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。編碼器的邏輯功能：1、編碼器(Encoder)的定義與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。1、編碼器(Encoder)的定義與分類二進(jìn)制編碼器的結(jié)構(gòu)框圖普通二進(jìn)制編碼器2、編碼器的工作原理

I0

I1

Yn-1

Y0

Y1

1n2-I二進(jìn)制

編碼器

2n個

輸入

n位二進(jìn)制碼輸出

(1)4線─2線普通二進(jìn)制編碼器(設(shè)計)1000010000100001Y0Y1I3I2I1I0

（2）邏輯功能表編碼器的輸入為高電平有效。

（a）邏輯框圖4輸入二進(jìn)制碼輸出110110002、普通編碼器該表達(dá)式是否可以再簡化？上述是將輸入的其它12種組合對應(yīng)的輸出看做0。如果看做無關(guān)項，則表達(dá)式為當(dāng)只有I3為1時，Y1Y0=？Y1Y0=11無法輸出有效編碼。結(jié)論：普通編碼器不能同時輸入兩個以上的有效編碼信號I1=I2=1,I0=I1=0時，Y1Y0=？Y1Y0=11若有2個以上的輸入為有效信號？(2)鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標(biāo)志編碼輸入

輸入輸出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011

011111111100001該編碼器輸入低電平有效，輸出高電平有效，GS為標(biāo)志位。鍵盤輸入8421BCD碼編碼器功能表

3.

優(yōu)先編碼器

優(yōu)先編碼器的提出：

實際應(yīng)用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。

必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級別。

識別多個編碼請求信號的優(yōu)先級別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。輸入輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010為什么要設(shè)計GS、EO輸出信號？8─3線優(yōu)先編碼器功能表輸入高電平有效，輸出Y2Y1Y0為二進(jìn)制代碼輸入編碼信號優(yōu)先級從高到低為I0I7~用2個8線-3線優(yōu)先編碼器構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。。00

00000當(dāng)使能端EI=0時，無編碼輸出。0。1100000若無有效電平輸入0111那塊芯片的優(yōu)先級高？1若有效電平輸入1010000若有效電平輸入1111譯碼器的分類：

譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))1.

譯碼器的定義與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號。將一種代碼轉(zhuǎn)換成另一種代碼。二進(jìn)制譯碼器二—十進(jìn)制譯碼器顯示譯碼器常見的唯一地址譯碼器：4.4.2

譯碼器/數(shù)據(jù)分配器（1）二進(jìn)制譯碼器n個輸入端使能輸入端2n個輸出端設(shè)輸入端的個數(shù)為n，輸出端的個數(shù)為M則有M=2n2.譯碼器電路及應(yīng)用(a)2線-4線譯碼器(分析）01111101011010110110011100001111××1Y3Y2Y1Y0A0A1E輸出輸入功能表----邏輯符號說明邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字母上面的“—”號說明該輸入或輸出是低電平有效。符號框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過程中，如果低有效的輸入或輸出變量(如)上面的“—”號參與運算(如E變?yōu)镋)，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。(a)2線-4線譯碼器(b)3線-8線譯碼器（74HC138）邏輯符號輸入A2A1A0高有效。使能輸入E3高有效，E2、E1低有效。輸出入Y7~Y0低有效。低有效變量上面加“─”。3線-8線譯碼器（74HC138）功能表011111111110011011111101100111011111101001111011110010011111011111000111111011010001111111011000011111111000000111111111×××××011111111×××1X×11111111××××1×A2E3輸出輸入A1A0011111111110011011111101100111011111101001111011110010011111011111000111111011010001111111011000011111111000000111111111×××××011111111×××1X×11111111××××1×A2E3輸出輸入A1A0(c)譯碼器的擴展用74X138構(gòu)成4線-16線譯碼器(c)譯碼器的擴展用74X139和74X138構(gòu)成5線-32線譯碼器譯碼器常用于識別不同設(shè)備。當(dāng)A19A18A17A16=0000,A15A14A13=000，選中外設(shè)0。(d)譯碼器應(yīng)用十進(jìn)制數(shù)BCD輸入輸出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110對于BCD代碼以外的偽碼（1010～1111這6個代碼）Y0～Y9均為高電平。（2）二–十進(jìn)制譯碼器真值表二–十進(jìn)制譯碼器功能：將8421BCD碼譯成為10個狀態(tài)輸出。（3）顯示譯碼器

1.七段顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖常用的集成七段顯示譯碼器----------CMOS七段顯示譯碼器74HC4511

顯示譯碼器與顯示器的連接方式

LT110111110011109111111100011108000011111101107111110001101106110110110101105110011000101104100111111001103101101101001102000011010001101011111100001100gfedcba字形輸出輸入十進(jìn)制或功能D3D2D1D0BLLECMOS七段顯示譯碼器74HC4511功能表**××××111鎖存熄滅0000000××××10×滅燈1111111××××0××燈測試熄滅0000000111111015熄滅0000000011111014熄滅0000000101111013熄滅0000000001111012熄滅0000000110111011熄滅0000000010111010LTgfedcba字形輸出輸入十進(jìn)制或功能BLLED3D2D1D0CMOS七段顯示譯碼器74HC4511功能表(續(xù))例由譯碼器、顯示譯碼及4個七段顯示器構(gòu)成的4位動態(tài)顯示電路如圖所示，試分析工作原理。

位選擇信號A1、A0控制依次產(chǎn)生低電平，使4個顯示器輪流顯示。要顯示的數(shù)據(jù)組依次送到D3D2D1D0分別在4個顯示器上顯示。利用人的視覺暫留時間，當(dāng)刷新頻率達(dá)到一定數(shù)值（如40Hz，即T=1/40Hz=0.025s）可看到穩(wěn)定的數(shù)字。數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是將公共數(shù)據(jù)線上的數(shù)據(jù)按需要送到不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖3.數(shù)據(jù)分配器—用74HC138組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器

010當(dāng)ABC=010時，Y2=DCBA輸入輸出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LXLXXXHHHHHHHHHDLLLLDHHHHHHHHDLLLHHDHHHHHHHDLLHLHHDHHHHHHDLLHHHHHDHHHHHDLHLLHHHHDHHHHDLHLHHHHHHDHHHDLHHLHHHHHHDHHDLHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時的功能表例:試用門電路設(shè)計一個具有低電平使能控制的1線–4線數(shù)據(jù)分配器，使能信號無效時，電路所有的輸出為高阻態(tài)。當(dāng)通道選擇信號將1路輸入信號連接到其中1路輸出端時，其他輸出端為高阻狀態(tài)。1.列真值表輸出端有3種狀態(tài)（0、1、z），輸出級是4個三態(tài)門組成。其控制信號由E、S1、S0共同作用產(chǎn)生。

輸入三態(tài)門控制信號輸出S1S0C3C2C1C0Y3Y2Y1Y00000001zzzIn0010010zzInz0100100zInzz0111000Inzzz1xx0000zzzz2.寫出4個三態(tài)門控制端的邏輯表達(dá)式輸入三態(tài)門控制信號輸出S1S0C3C2C1C0Y3Y2Y1Y00000001zzzIn0010010zzInz0100100zInzz0111000Inzzz1xx0000zzzz3.畫邏輯電路4.4.3數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能

數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)”。2選1數(shù)據(jù)選擇器1位地址碼輸入端邏輯符號1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端4選1數(shù)據(jù)選擇器2位地址碼輸入端邏輯符號1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端（1）邏輯電路由3個2選1數(shù)據(jù)選擇器構(gòu)成4選1數(shù)據(jù)選擇器。（2）工作原理及邏輯功能真值表選擇輸入輸出S1S0Y00D001D110D211D3（3）用譯碼器構(gòu)成數(shù)據(jù)選擇器譯碼器與數(shù)據(jù)選擇器都具有選擇功能，因此可以用二進(jìn)制譯碼器構(gòu)成數(shù)據(jù)選擇器。用S1S0選擇D0、D1、D2或D3中的一個數(shù)據(jù)傳送到輸出端。（4）數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)例4.4.8試用數(shù)據(jù)選擇器實現(xiàn)下列邏輯函數(shù)①用4選1數(shù)據(jù)選擇器實現(xiàn)②用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)①(a)從真值表考察A、B、C與L1的關(guān)系。2選1數(shù)據(jù)選擇器只有1個選通端接輸入A，表達(dá)式有3個變量。因此數(shù)據(jù)端需要輸入2個變量。②用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)輸入輸出ABCL10000L1=BC0010010001111001101011011111(b)用香農(nóng)展開定理：②用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)對A展開，結(jié)果與真值表的相同。對C展開，成本更低。利用數(shù)據(jù)選擇器實現(xiàn)函數(shù)的一般步驟:（變量數(shù)=選通端數(shù)）a、將函數(shù)變換成最小項表達(dá)式b、地址信號S2、S1

、S0

作為函數(shù)的輸入變量c、處理數(shù)據(jù)輸入D0~D7信號電平。邏輯表達(dá)式中有mi,則相應(yīng)Di=1，其他的數(shù)據(jù)輸入端均為0?？偨Y(jié):當(dāng)變量數(shù)選通端數(shù)，考慮如何將某些變量接入數(shù)據(jù)端。（5）數(shù)據(jù)選擇器構(gòu)成查找表LUT構(gòu)成FPGA基本單元的邏輯塊主要是查找表LUT。LUT實質(zhì)是一個小規(guī)模的存儲器，以真值表的形式實現(xiàn)給定的邏輯函數(shù)。3輸入LUT的結(jié)構(gòu)及邏輯符號如圖。存放0或1的存儲單元用查找表LUT實現(xiàn)邏輯函數(shù)用LUT實現(xiàn)邏輯函數(shù)，變量A、B、C接選擇輸入端，對存儲單元進(jìn)行編程。根據(jù)前面例題已知

（6）數(shù)據(jù)選擇器構(gòu)成移位器第6章介紹的移位寄存器的移位是在時鐘脈沖控制下進(jìn)行的，一個時鐘脈沖只能移動一位。但在運算電路中常需要高速移位，這時便可采用組合邏輯電路構(gòu)成的移位器。選

擇輸

出功

能S1S0Y3Y2Y1Y000D3D2D1D0直接輸出01IRD3D2D1右移一位10D2D1D0IL左移一位（6）數(shù)據(jù)選擇器構(gòu)成移位器桶形移位器選

擇輸

出功

能S1S0Y3Y2Y1Y000D3D2D1D0直接輸出01D0

D3D2D1循環(huán)右移一位（循環(huán)左移三位）10D1D0D3D2循環(huán)右移二位（循環(huán)左移二位）11D2D1D0D3循環(huán)右移三位（循環(huán)左移一位）（7）數(shù)據(jù)選擇器、數(shù)據(jù)分配器與總線的連接這種信息傳輸?shù)幕驹碓谕ㄐ畔到y(tǒng)、計算機網(wǎng)絡(luò)系統(tǒng)、以及計算機內(nèi)部各功能部件之間的信息轉(zhuǎn)送等等都有廣泛的應(yīng)用。1、

1位數(shù)值比較器(設(shè)計)

數(shù)值比較器：對兩個1位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個一位二進(jìn)制數(shù)A、B。

輸出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B4.4.4數(shù)值比較器1位數(shù)值比較器BA=FBA>BA=FBA<ABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFA<BFA>BBA輸出輸入2、2位數(shù)值比較器：輸入：兩個2位二進(jìn)制數(shù)

A=A1

A0、B=B1

B0能否用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器?比較兩個2位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當(dāng)高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則

真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1輸出輸入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)注意：上述不是真正的邏輯函數(shù)表達(dá)式，只示意邏輯關(guān)系。FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)兩位數(shù)值比較器邏輯圖輸入輸出A3B3A2B2A1B1A0B0FA>BFA<BFA=BA3

>B3×××100A3

<B3×××010A3

=B3A2

>B2××100A3

=B3A2

<B2××010A3

=B3A2

=B2A1

>B1×100A3

=B3A2

=B2A1

<B1×010A3

=B3A2

=B2A1

=B1A0

>B0100A3

=B3A2

=B2A1

=B1A0

<B0010A3

=B3A2

=B2A1

=B1A0

=B00014位數(shù)值比較器功能表3、4位數(shù)值比較器：用四個4位數(shù)值比較器組成13位數(shù)值比較器（串聯(lián)擴展方式）。4、

數(shù)值比較器的擴展輸入:A=A12A11A10┅A3A2A1A0B=B12B11B10┅B3B2B1B0輸出:FBA>FBA<FBA=輸出A3B3~A0B0A12B12~A10B10高位片低位片A9B9~A7B7A6B6~A4B4問題：如果每一片延遲時間為10ns，四片串行比較器延遲時間？用4位數(shù)值比較器組成16位數(shù)值比較器的并聯(lián)擴展方式。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出問題：如果每一片延遲時間為10ns，16位并行比較器延遲

時間？4.4.5算術(shù)運算電路

兩個1位二進(jìn)制數(shù)相加時，不考慮低位來的進(jìn)位的加法

---半加

在兩個1位二進(jìn)制數(shù)相加時，考慮低位進(jìn)位的加法

---全加加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器（1）1位半加器（HalfAdder）

不考慮低位進(jìn)位，將兩個1位二進(jìn)制數(shù)A、B相加的器件。

半加器的真值表

邏輯表達(dá)式1000C011101110000SBA

半加器的真值表BABAS+=如用與非門實現(xiàn)最少要幾個門?C=AB

邏輯圖（2）全加器（FullAdder）

1110100110010100全加器真值表

全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。111011101001110010100000CoSCiBA

于是可得全加器的邏輯表達(dá)式為加法器的應(yīng)用1110100110010100全加器真值表111011101001110010100000CoSCiBAABCi有奇數(shù)個1時S為1；ABCi有偶數(shù)個1和全為0時S為0。-----用全加器組成三位二進(jìn)制代碼奇偶校驗器用全加器組成八位二進(jìn)制代碼奇偶校驗器，電路應(yīng)如何連接？（1）串行進(jìn)位加法器如何用1位全加器實現(xiàn)兩個四位二進(jìn)制數(shù)相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的進(jìn)位信號送給鄰近高位作為輸入信號，采用串行進(jìn)位加法器運算速度不高。2、多位數(shù)加法器0定義兩個中間變量Gi和Pi：Gi=AiBi

（2）超前進(jìn)位加法器

提高運算速度的基本思想：設(shè)計進(jìn)位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進(jìn)位信號，而無需等待最低位的進(jìn)位信號。定義第i位的進(jìn)位信號（Ci

）：Ci=Gi＋Pi

Ci-1

4位全加器進(jìn)位信號的產(chǎn)生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1