同步電路和異步電路的區(qū)別

同步電路和異步電路的區(qū)別1、同步電路和異步電路的區(qū)別是什么？（微電子）常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生下面介紹。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操化都是在時鐘的上升沿(或下降沿)D觸發(fā)器，異步電路設計中一般采用Latch。2漢王筆試邏輯是各時鐘之間沒有固定的因果關(guān)系。電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，“開始”和“完成”由于異步電路具有下列優(yōu)點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而IntelPentium4異步電路主要是組合邏輯電路，用于產(chǎn)生地址寄存器和各種觸發(fā)器)和組或下降沿完成的。3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除（仕蘭微電子9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過三是增加選通電路在組合邏輯中，由于多少輸入信號變化先后不（這種現(xiàn)象稱為競爭都有可能造成輸出波形產(chǎn)生不應有的尖脈沖（俗稱毛刺這種現(xiàn)象成為冒險。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：TTL、CMOS、LVTTL、LVCMO、EC（EmitterCoupledLogic、PECL（Pseudo/Positive Emitter CoupledLogic、LVDS（Low VoltageSignaling、GTL（Gunning TransceiverLogicBT（BackplaneTransceiverLogiETL（enhancedtransceiverlogic、GTLP（GunningTransceiverLogicPlu；RS23RS422、RS485（12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6VCMOS12V5V的。CMOSTTL是可以直接TTLCMOS需要在輸出端口加一5V12V。cmos的高低電平分別:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.ttl 的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.cmosttl;加上拉電阻后,ttl可驅(qū)cmos.1TTLCOMSTTLCOMS電路的最低高電平（一般為3.5，這時就需要在TTL的2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。4COMS5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2電阻小，電流大。3變平緩。綜合考慮以上三點1k10k電阻也有類似道理//OC搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅(qū)動（例如控制一個LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是集電極開路輸出總之加上拉電阻能夠提高驅(qū)動能力。（飛利浦－大唐筆試亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)解決方法：降低系統(tǒng)時鐘頻率FF引入同步機制，防止亞穩(wěn)態(tài)傳播關(guān)鍵是器件使用比較好的工藝和時鐘周期的dnot，buf等都能達到信號過濾的效果12、IC設計中同步復位與異步復位的區(qū)別。（南ft之橋）同步復位在時鐘沿采復位信號，完成復位動確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOORE與MEELEY狀態(tài)機的特征。（南ft之橋）Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān)且只在時鐘邊沿到來時才會有狀態(tài)變化.Mealy而且與當前輸入值有關(guān)這14,（ft之橋）不同的時鐘域之間信號通信時需要進行同步FIFO,RAM，握手信號等。傳播。例如：時鐘域1中的一個信號，要送到時鐘域222。這個同步器就是兩級d觸