使用Allegro-PCB-SI應(yīng)對DDR3的挑戰(zhàn)課件

I

N

V

E

N

T

I

V

ECONFIDENTIALDanielZhongOct.

2011使用Cadence

PCB SI應(yīng)對DDR3的挑戰(zhàn)INVENTIVECONFIDENTIALD1議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑2議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)2DDR3的簡介3DRAM的路線圖DDR3和DDR/DDR2的不同預(yù)取(Pre-fetch)構(gòu)架? 接口和電壓ODT和動態(tài)ODT? 差分信號化寫入校準(zhǔn)(Write

Leveling)Fly-by拓?fù)銬DR3的簡介3DRAM的路線圖I

ORAM

路線圖4fvlore

realisticroadmap

is

2015This

creates

the

needfor

faster

DDR3

bins19992010200220062015AndpushesDDR4higerIORAM路線圖4fvlorerealisticThiDDR3和DDR/DDR2的不同5項目DDR

SDRAMDDR2

SDRAMDDR3

SDRAM封裝66-pin

TSOP60,84ball

FBGA78,96ball

FBGA預(yù)取Pre-fetch2-bit4-bit8-bit接口2.5V，SSTL-21.8V，SSTL-181.5V(1.35V),

SSTL-15數(shù)據(jù)選通單邊信號單邊或差分差分信號邏輯Bank44或88CAS延遲(CL)2,2.5,

33,

4,

5,

6,

75,

6,

7,

8,

9,

10,

11活動延遲(AL)無0,1,2,3,4,5,6CL-1,

CL-2寫延遲(WL)1RL-1AL+CWLODT無50,75,

150ohm20,30,

40,60,120ohm動態(tài)ODT無無60ohm,

120ohm阻抗調(diào)節(jié)無OCDZQCalibration輸出阻抗無要求18ohm34ohm數(shù)據(jù)傳輸率266/333/400Mbps533/667/800Mbps800/1066/1333/1600MDDR3和DDR/DDR2的不同5項目DDRSDRAMDD預(yù)取(Pre-fetch)架構(gòu)DDRMemory

ArraySDRMemory

ArrayCore

133MHzCore

133MHzDDR3Memory

ArrayDDR2Memory

ArrayCore

133MHzI/OBufferI/OBufferEx

Clock133MHzExClock133MHzI/OBufferI/OBufferData

Rate266MbpsData

Rate133MbpsData

Rate533Mbps?預(yù)取架構(gòu)可以在不增加內(nèi)核頻率的情況下提高外部數(shù)據(jù)傳輸率?是DDR3和其他DDR/SDR內(nèi)存的關(guān)鍵區(qū)別Core

133MHz Ex

Clock

533MHz6ExClock

266MHzData

Rate1066Mbps預(yù)取(Pre-fetch)架構(gòu)DDRSDRCore133M接口和電壓Stub-Series

Terminated

Logic(SSTL)– 高速傳輸

(333MHz

+)– 可以驅(qū)動多枝干匹配負(fù)載且只帶來較小的擺動– JEDEC協(xié)會定義的接口規(guī)范– SSTL_33,

SSTL_25,SSTL_18

to

SSTL_15? VDD分別是3.3,2.5,1.8,1.5V? Vref

(=Vtt)分別是1.5,

1.25,0.9,0.75V7接口和電壓Stub-SeriesTerminatedLoODT和動態(tài)ODT?ODT

(On-Die

Termination)

將匹配內(nèi)置到芯片中，以提高數(shù)據(jù)總線的信號質(zhì)量?動態(tài)ODT能夠進(jìn)一步提高DDR3數(shù)據(jù)總線的信號質(zhì)量，特別是在多個負(fù)載例如雙內(nèi)存條系統(tǒng)中8ODT和動態(tài)ODT?ODT(On-DieTerminatDDR3的動態(tài)ODT9? 什么是動態(tài)ODT– 在讀寫切換時，DDR3內(nèi)存會在原始ODT和動態(tài)ODT做對應(yīng)的切換。也就是說，當(dāng)讀取或空閑時，ODT的值會是

20,

30,

40,

60,

120

ohm

之一（由EMR配置）；而寫入時會切換至60或120ohm（由EMR配置）? 為何要使用動態(tài)ODT– 增強(qiáng)總線時序安排并降低總線空閑時間– 進(jìn)一步提高DDR3的數(shù)據(jù)總線信號質(zhì)量，特別是在多負(fù)載情況下，例如雙內(nèi)存條系統(tǒng)中? 如何配置動態(tài)ODT– 通過EMRS命令配置擴(kuò)展模式寄存器，即EMR

(Extended

ModeRegister)DDR3的動態(tài)ODT9? 什么是動態(tài)ODT差分信號化? 差分信號化的優(yōu)勢– 降低時鐘或選通的串?dāng)_，從而增加系統(tǒng)時序裕量.– 降低EMI– 降低因為參考電壓Vref漂移引入的抖動(jitter)Input10Vref差分信號化? 差分信號化的優(yōu)勢– 降低因為參考電壓Vref漂Fly-by拓?fù)?Fly-by拓?fù)淇商岣逥DR3的時鐘/地址/命令信號的信號完整性DDR/DDR2DIMM11Fly-by拓?fù)?Fly-by拓?fù)淇商岣逥DR3的時鐘/地址寫入校準(zhǔn)(Write

Leveling)?補(bǔ)償因fly-by拓?fù)鋷淼臄?shù)據(jù)選通對于時鐘的時序偏移12寫入校準(zhǔn)(WriteLeveling)?補(bǔ)償因fly-by議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑13議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)13DDR3設(shè)計的主要挑戰(zhàn)14? 概述? 時序預(yù)算? 信號質(zhì)量? 元件選擇? 設(shè)計規(guī)則DDR3設(shè)計的主要挑戰(zhàn)14? 概述時序預(yù)算元件選擇設(shè)計規(guī)則信號質(zhì)量DDR3電路板設(shè)計大量的設(shè)計因素DDR3設(shè)計的主要挑戰(zhàn)-概述15時序預(yù)算元件選擇設(shè)計規(guī)則信號質(zhì)量DDR3電路板設(shè)計大量的設(shè)DDR3設(shè)計的主要挑戰(zhàn)-時序預(yù)算16? 建立/保持時間– 數(shù)據(jù)讀之于數(shù)據(jù)選通– 數(shù)據(jù)寫之于數(shù)據(jù)選通– 地址/命令/控制之于時鐘? 數(shù)據(jù)選通之于時鐘– 數(shù)據(jù)之于地址/命令/控制計算需考慮Account

for– 時鐘/數(shù)據(jù)選通的抖動和互連抖動– 變化沿斜率和建立與保持時間的減額DDR3設(shè)計的主要挑戰(zhàn)16? 建立/保持時間時序預(yù)算-數(shù)據(jù)建立/保持時間? 寫入時數(shù)據(jù)關(guān)于數(shù)據(jù)選通的建立/保持時間– 在寫入周期，數(shù)據(jù)選通需要提前數(shù)據(jù)90度相位，以使建立和保持時間最大化

(.25

tck)? 讀取時數(shù)據(jù)關(guān)于數(shù)據(jù)選通的建立/保持時間– 在讀取周期，控制器提供90度相位的偏移，所以為了最大化建立和保持時間，數(shù)據(jù)和數(shù)據(jù)選通需要邊緣對齊17時序預(yù)算? 寫入時數(shù)據(jù)關(guān)于數(shù)據(jù)選通的建立/保持時間17時序預(yù)算-數(shù)據(jù)建立/保持時間? 地址關(guān)于時鐘的建立/保持時間– 地址和時鐘需要邊緣對齊以最大化建立和保持時間18時序預(yù)算? 地址關(guān)于時鐘的建立/保持時間18時序預(yù)算-數(shù)據(jù)選通之于時鐘? 時鐘和數(shù)據(jù)選通需要被控制在一個延遲內(nèi)– 即tDQSS

=

+/-0.25

*

tCK– 寫入校準(zhǔn)(Write

Leveling)用來調(diào)節(jié)每一個數(shù)據(jù)選通與其對應(yīng)的時鐘達(dá)成邊緣對齊.– .19時序預(yù)算? 時鐘和數(shù)據(jù)選通需要被控制在一個延遲內(nèi)– .19時序預(yù)算-變化沿斜率和建立與保持時間的減額? 建立和保持時間的要求從數(shù)值上不再是單一值，而是隨著地址/數(shù)據(jù)信號的變化沿斜率的變化而變化20時序預(yù)算? 建立和保持時間的要求從數(shù)值上不再是單一值，而是隨DDR3設(shè)計的主要挑戰(zhàn)-信號質(zhì)量21? 閾值電壓– 直流和交流– 噪聲裕量? 過沖和下沖– 幅值– 面積tVAC– 信號在閾值上停留的最小時間? 眼圖– 計算了抖動后的有效數(shù)據(jù)窗口? 斜率– 上升/下降時間DDR3設(shè)計的主要挑戰(zhàn)21? 閾值電壓信號質(zhì)量-閾值?直流電平建立邏輯切換（終止時間），交流電平建立時序規(guī)范（起始時間）22信號質(zhì)量?直流電平建立邏輯切換（終止時間），交流電平建立時序信號質(zhì)量-過沖/下沖23信號質(zhì)量23信號質(zhì)量-tVAC?數(shù)據(jù)/地址僅當(dāng)信號大于

VIH(AC)或小于

VIL(AC)一個特定的時間(tVAC)后才會被認(rèn)為有效。.24信號質(zhì)量?數(shù)據(jù)/地址僅當(dāng)信號大于VIH(AC)或小于VI信號質(zhì)量-眼圖張開?眼圖同樣可以幫助確認(rèn)建立和保持裕量。25信號質(zhì)量?眼圖同樣可以幫助確認(rèn)建立和保持裕量。25信號質(zhì)量-斜率影響時序?信號的斜率表征了信號上升和下降的快慢。斜率除了影響之前提到的建立和保持時間，同樣會影響到tVAC的數(shù)值。26信號質(zhì)量?信號的斜率表征了信號上升和下降的快慢。斜率除了影響DDR3設(shè)計的主要挑戰(zhàn)-元器件的選擇27? 內(nèi)存緩沖器– 需權(quán)衡讀寫周期? 控制器的驅(qū)動力– 同樣需要權(quán)衡讀寫周期? 連接器– 插值損耗? 選通/時鐘的差分緩沖器– 需要滿足差分tVAC(tDVAC)和上沖/下沖面積的要求DDR3設(shè)計的主要挑戰(zhàn)27? 內(nèi)存緩沖器DDR3設(shè)計的主要挑戰(zhàn)-設(shè)計規(guī)則28? 信號線長度– 數(shù)據(jù)和數(shù)據(jù)選通的相對傳輸延遲– 地址和時鐘的相對傳輸延遲– 數(shù)據(jù)選通和時鐘的相對傳輸延遲? 拓?fù)浣Y(jié)構(gòu)– 數(shù)據(jù)類信號：點對點拓?fù)洙C 地址類信號：Fly-By拓?fù)? 信號線阻抗– 例如地址類信號，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm– 允許的阻抗誤差百分比? 差分信號的匹配(時鐘，數(shù)據(jù)選通)– 最大不平行長度– 最大相位誤差DDR3設(shè)計的主要挑戰(zhàn)28? 信號線長度議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑29議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)29Cadence

PCB

SI設(shè)計流程30? 傳統(tǒng)設(shè)計流程? 高速PCB設(shè)計流程? 布線前規(guī)則規(guī)劃? 關(guān)鍵器件的預(yù)布局前仿真分析(Solution

Space

Analysis)? 規(guī)則驅(qū)動布局? 規(guī)則驅(qū)動布線? 布線后的規(guī)則核查? 布線后的仿真驗證CadencePCBSI設(shè)計流程30? 傳統(tǒng)設(shè)計流程傳統(tǒng)設(shè)計流程項目創(chuàng)建和設(shè)置原理圖設(shè)計規(guī)則獲取和規(guī)劃打包原理圖PCB設(shè)計生產(chǎn)文件輸出設(shè)計同步設(shè)計差異管理庫管理31傳統(tǒng)設(shè)計流程項目創(chuàng)建和設(shè)置設(shè)計同步設(shè)計差異管理庫管理31高速PCB設(shè)計流程布線前規(guī)則規(guī)劃關(guān)鍵器件預(yù)布局

前仿真分析規(guī)則驅(qū)動布局規(guī)則驅(qū)動布線布線后DRC檢查后仿真驗證庫管理項目創(chuàng)建和設(shè)置原理圖輸入生產(chǎn)文件輸出32高速PCB設(shè)計流程布線前規(guī)則規(guī)劃庫管理項目創(chuàng)建和設(shè)置原理圖輸布線前規(guī)則規(guī)劃?在高速設(shè)計流程的最初階段，硬件工程師和SI工程師需要通力合作做好PCB設(shè)計的基本要求和關(guān)鍵信號的規(guī)則規(guī)劃33布線前規(guī)則規(guī)劃?在高速設(shè)計流程的最初階段，硬件工程師和SI工關(guān)鍵器件預(yù)布局?對于很多系統(tǒng)設(shè)計，主要芯片和接插件的布局已經(jīng)預(yù)先確定了?？梢詢?yōu)先執(zhí)行這部分元件的布局。34關(guān)鍵器件預(yù)布局?對于很多系統(tǒng)設(shè)計，主要芯片和接插件的布局已經(jīng)前仿真分析(Solution

Space

Analysis)?前仿真分析的目標(biāo)是確定信號線管腳順序和布線規(guī)則（拓?fù)淠０澹瑥亩拐麄€設(shè)計能穩(wěn)定工作。?掃描所有可能面對的條件和參數(shù)，包括:– 器件速度– 信號線阻抗– 匹配元件值– 布線（包括分段）長度等35前仿真分析(SolutionSpaceAnalysis)規(guī)則驅(qū)動布局?規(guī)則驅(qū)動布局是用已建立的規(guī)則去指導(dǎo)元件布局的過程，所使用的規(guī)則是之前在方案空間分析環(huán)節(jié)中所定義的。36規(guī)則驅(qū)動布局?規(guī)則驅(qū)動布局是用已建立的規(guī)則去指導(dǎo)元件布局的過規(guī)則驅(qū)動布線?規(guī)則驅(qū)動布線是使用已建立的規(guī)則去驅(qū)動自動或交互式布線的過程。在交互式布線的過程中，設(shè)計規(guī)則的違背狀態(tài)會實時地顯示在Allegro界面上。37規(guī)則驅(qū)動布線?規(guī)則驅(qū)動布線是使用已建立的規(guī)則去驅(qū)動自動或交互布線后DRC檢查?DRC檢查會執(zhí)行規(guī)則檢查并標(biāo)記規(guī)則違背的地方。這些規(guī)則違背不僅包括間距線寬等物理規(guī)則，也包括SI相關(guān)的高速規(guī)則。38布線后DRC檢查?DRC檢查會執(zhí)行規(guī)則檢查并標(biāo)記規(guī)則違背的地后仿真驗證?后仿真驗證，是通過布線結(jié)束后的對整個設(shè)計的深度分析和仿真，在產(chǎn)品制造和測試前，避免信號完整性問題的發(fā)生。39后仿真驗證?后仿真驗證，是通過布線結(jié)束后的對整個設(shè)計的深度分議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑40議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)40前仿真和規(guī)則設(shè)置41? 仿真模型和其他要求的準(zhǔn)備? 仿真前規(guī)則規(guī)劃? 關(guān)鍵器件預(yù)布局? 對設(shè)計的配置執(zhí)行前仿真分析(Solution

Space

Analysis)? 規(guī)則的設(shè)置前仿真和規(guī)則設(shè)置41? 仿真模型和其他要求的準(zhǔn)備示例電路板? 關(guān)鍵器件– 內(nèi)存控制器：TMS320DM8168

(TI

DSP)– DDR3內(nèi)存芯片：EDJ2108BCSE

(Elpida DDR3

SDRAM)

x

442示例電路板? 關(guān)鍵器件42仿真模型和其他要求的準(zhǔn)備43? 獲取所使用的所有控制器和內(nèi)存芯片的仿真模型– 從TI獲取DSP的IBIS模型，從Elpida獲取內(nèi)存芯片的IBIS模型? 獲取所使用的連接器仿真模型– 在這個案例中不需要預(yù)先創(chuàng)建樣本拓?fù)銹re-created

sample

topologies– 可在這里預(yù)先創(chuàng)建拓?fù)浠蛘呱院髲呐R時布線中提取? 所有供應(yīng)商提供時序參數(shù)– 從TI

DSP和Elpida內(nèi)存芯片的器件手冊、用戶手冊或指南中獲取時序參數(shù)? 相對傳輸延遲規(guī)則的生成方式? 相對于不同交流閾值電壓的眼圖模板? 額外的定制化測量仿真模型和其他要求的準(zhǔn)備43? 獲取所使用的所有控制器和內(nèi)存布線前規(guī)則規(guī)劃44Cadence工具:– SigXplorer,

SigWave, Model

Integrity? 使用預(yù)先創(chuàng)建的樣本拓?fù)鋱?zhí)行假定分析(what-if)仿真– 在SigXplorer界面中執(zhí)行信號線拓?fù)涞膭?chuàng)建、編輯和仿真– 在SigWave中分析仿真波形，在SigXplorer

的結(jié)果數(shù)據(jù)表中分析仿真數(shù)據(jù)– 如果需要，根據(jù)仿真結(jié)果調(diào)整信號的約束規(guī)則

(Set

-

Constraints)– 重復(fù)上面三個步驟，直到找到一個最優(yōu)化的方案– 保存拓?fù)湮募詡浜罄m(xù)使用布線前規(guī)則規(guī)劃44Cadence工具:布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 數(shù)據(jù)信號的拓?fù)涫屈c對點拓?fù)湓赟igXplorer創(chuàng)建.top文件? 參考數(shù)據(jù)手冊或用戶指導(dǎo)輸入各個參數(shù)的數(shù)值? 給所有IO緩沖器(IOCell)選擇適當(dāng)?shù)哪Ｐ?5布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 數(shù)據(jù)信號的拓?fù)涫屈c對點拓?fù)洳季€前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 給驅(qū)動器添加激勵– 使用127bitPRBS7(偽隨機(jī)碼序列)，以使仿真更精確? 選擇必須的和/或定制化的測量– 延遲、斜率、抖動、過沖、單調(diào)性等等? 執(zhí)行仿真– 掃描的參數(shù)越多，所需的仿真時間越長? 測量結(jié)果顯示在數(shù)據(jù)表中? 波形可以顯示為笛卡爾模式、總線模式、傅立葉模式、眼圖模式和史密斯圓圖模式46布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 給驅(qū)動器添加激勵46布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 根據(jù)仿真結(jié)果，選擇最優(yōu)化的各項參數(shù)值，并設(shè)置在約束規(guī)則中，例如：– (相對)傳輸延遲– 電阻的位置（通過設(shè)置傳輸線線段延遲）– 傳輸線阻抗– 拓?fù)浣Y(jié)構(gòu)? 根據(jù)元器件的規(guī)范，還可向約束規(guī)則中加入其他要求以指導(dǎo)設(shè)計，例如：– 過沖/下沖– 噪聲裕量– 串?dāng)_– 同步開關(guān)噪聲47布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 根據(jù)仿真結(jié)果，選擇最優(yōu)化的ODT的影響? 如果采用了ODT，串聯(lián)和并聯(lián)匹配電阻將不再需要Rs=0ohm,

ODT=4N0oonhemRs=33ohm,

ODT=None4848October

20,

2011 Cadence

Confidential:

Cadence

Internal

Use

OnlyODT的影響? 如果采用了ODT，串聯(lián)和并聯(lián)匹配電阻將不再需布線層的影響? 表層信號線

(微帶線micro

stripe)的傳輸速度要高于內(nèi)層信號線(帶狀線stripe

line)的傳輸速度? Cadence

PCB

Editor支持使用延遲時間作為匹配單位，這也就避免了因為布線不同層引起的時序問題InnerOuter4949布線層的影響? 表層信號線(微帶線microstripe過孔的影響? 過孔會給信號的傳輸帶來延遲甚至是對信號質(zhì)量帶來不利的影響設(shè)置MaxViaCount可控制過孔的數(shù)量? 使能Z

Axis

Delay

可在計算線長(線延遲)時考慮過孔的延遲2

ViasNone5050過孔的影響? 過孔會給信號的傳輸帶來延遲甚至是對信號質(zhì)量帶來差分對相位誤差的影響? 相位誤差會帶來不必要的共模分量甚至是抖動? Allegro可以控制靜態(tài)和動態(tài)的相位誤差Phase

Tolerance5151差分對相位誤差的影響? 相位誤差會帶來不必要的共模分量甚至是差分對未耦合長度的影響? 差分對的耦合傳輸線會降低串?dāng)_的敏感度，也在一定程度上加快信號的傳輸設(shè)置Max

Uncoupled

Length可控制最大未耦合長度Uncoupled

LengthUncoupledcoupled5252差分對未耦合長度的影響? 差分對的耦合傳輸線會降低串?dāng)_的敏感關(guān)鍵器件預(yù)布局? 支持延遲規(guī)則控制下的關(guān)鍵器件預(yù)布局可以通過使用

AllegroPCB

PDNAnalysis執(zhí)行電源完

整性仿真來優(yōu)化大

容量電容和耦合電容的布局53關(guān)鍵器件預(yù)布局? 支持延遲規(guī)則控制下的關(guān)鍵器件預(yù)布局可以通過對設(shè)計的配置? 16.5版本使用了新的

SIDesignSetup

命令載入向?qū)Щ慕缑?，來一步步的?zhí)行設(shè)計的配置，從而能夠執(zhí)行SI仿真當(dāng)載入SI

Design

Setup

命令后，SetupCategory

Selection窗口彈出，我們可通過此向?qū)б来螆?zhí)行：– 選擇要配置的信號線– 設(shè)置仿真庫

庫路徑

庫文件后綴

活動庫– 設(shè)置電源和地網(wǎng)絡(luò)54對設(shè)計的配置? 16.5版本使用了新的SIDesign5對設(shè)計的配置? 可通過向?qū)б来螆?zhí)行（繼續(xù)）：– 設(shè)置疊層– 設(shè)置元器件類別– 為元器件分配模型– 設(shè)置差分對– 設(shè)置SI仿真– 設(shè)置完成在執(zhí)行SI

Design

Setup

過程中，出現(xiàn)了問題可以調(diào)用SI

Setup

Audit解決55對設(shè)計的配置? 可通過向?qū)б来螆?zhí)行（繼續(xù)）：55執(zhí)行前仿真分析56? 什么是前仿真分析– 前仿真分析就是在布線前建模分析并比較所有可能的條件參數(shù)，目的是眾多可能的條件或參數(shù)中，找到一個可行的方案并盡可能地優(yōu)化它。? 前仿真分析的通常步驟– 創(chuàng)建或提取拓?fù)湮募?，仿真決定管腳順序、阻抗、分叉點(rat-T)位置、匹配元件值和傳輸線分段長度等。– 確認(rèn)可接受的設(shè)計和制造誤差，例如阻抗、線長、元件值、元件速度等級等。– 執(zhí)行串?dāng)_仿真，找出一個可接受的線間距/最大耦合長度規(guī)則。執(zhí)行前仿真分析56? 什么是前仿真分析I前仿真分析的一個實例

–

地址/控制信號? 地址/控制信號是Fly-by拓?fù)?7I前仿真分析的一個實例–地址/控制信號? 地址/控制信號臨時布線和提取拓?fù)? 如果之前沒有創(chuàng)建樣本拓?fù)?，可以在這里先簡單地連接一個信號線，然后提取其拓?fù)溥M(jìn)入到SigXplorer界面中58臨時布線和提取拓?fù)? 如果之前沒有創(chuàng)建樣本拓?fù)?，可以在這里先添加激勵和執(zhí)行仿真? 給驅(qū)動添加激勵? 改動參數(shù)執(zhí)行假設(shè)分析(what-if)仿真59添加激勵和執(zhí)行仿真? 給驅(qū)動添加激勵59傳輸線阻抗的影響? 降低傳輸線主干的阻抗可能在某些情況下提高信號質(zhì)量。? 在拓?fù)浼s束規(guī)則中設(shè)置傳輸線分段阻抗規(guī)則。60ohm40ohmZ0=Rt=40Z0=Rt=6060傳輸線阻抗的影響? 降低傳輸線主干的阻抗可能在某些情況下提高Stub長度的影響? 更長的stub會降低信號質(zhì)量。? 通過設(shè)置傳輸線分段延遲來控制stub長度。Stub0mil200mil 1061Stub長度的影響? 更長的stub會降低信號質(zhì)量。Stub? 串?dāng)_有鄰近的信號線產(chǎn)生。? 掃描平行間距和長度等參數(shù)。在拓?fù)浼s束規(guī)則中設(shè)置

MaxParallel和Max

Xtalk。串?dāng)_的影響Crosstalk

Effectno

Xtalkwith

Xtkal62? 串?dāng)_有鄰近的信號線產(chǎn)生。串?dāng)_的影響CrosstalkE設(shè)置約束規(guī)則在SigXplorer中執(zhí)行Update

Constraint

Manager。在Constraint

Manager中執(zhí)行Import

Electrical

Csets。63設(shè)置約束規(guī)則在SigXplorer中執(zhí)行UpdateCon議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑64議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)64規(guī)則驅(qū)動設(shè)計? 一旦將約束規(guī)則集

(ECSets)應(yīng)用到設(shè)置上，DRC標(biāo)記就會在規(guī)則違背的情況下顯示出來并表征問題所在。同時，在約束規(guī)則管理器(Constraint

Manager)中也會顯示規(guī)則違背的狀態(tài)。65規(guī)則驅(qū)動設(shè)計? 一旦將約束規(guī)則集(ECSets)應(yīng)用到設(shè)置議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑66議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)66后仿真驗證67? 布線后的DRC檢查? 后仿真驗證實例-

DDR3的地址總線分析(Bus

Analysis)–

設(shè)置和審核–

執(zhí)行仿真–

查看波形–

查看測量結(jié)果后仿真驗證67? 布線后的DRC檢查布線后的DRC檢查在約束條件管理器(Constraint

Manager)中執(zhí)行Analysis? 確認(rèn)所有狀態(tài)欄都呈現(xiàn)綠色? 如果有紅色的欄，在板子上選擇對應(yīng)的網(wǎng)絡(luò)并修正此問題68布線后的DRC檢查在約束條件管理器(ConstraintM后仿真驗證? 后仿真驗證即在完成布線后執(zhí)行最終的仿真并生產(chǎn)報告，目的是驗證和確認(rèn)設(shè)計已經(jīng)達(dá)到了之前的預(yù)期。69后仿真驗證? 后仿真驗證即在完成布線后執(zhí)行最終的仿真并生產(chǎn)報實例

–

DDR3地址總線分析70實例–DDR3地址總線分析70設(shè)置和審核執(zhí)行SI

Design

Setup和SIDesign

Audit，確認(rèn)設(shè)計為執(zhí)行總線分析(Bus

Analysis)做好準(zhǔn)備71設(shè)置和審核執(zhí)行SIDesignSetup和SIDesi啟動Bus

Setup? 選擇所需仿真的總線。如果還沒有創(chuàng)建，那么點擊CreateSimulation

Bus創(chuàng)建它。? 選擇總線的方向，控制器的位號，觸發(fā)沿和減額表文件。72啟動BusSetup? 選擇所需仿真的總線。如果還沒有創(chuàng)建啟動Bus

Setup? 分配總線中元件的緩沖器模型? 選擇時鐘或選通信號? 選擇總線中時鐘或選通所控制的信號? 指定元件的參數(shù)73啟動BusSetup? 分配總線中元件的緩沖器模型73修改緩沖器模型選擇Analyze

–

Model

Browser選擇對應(yīng)的IOCell模型編輯IOCell模型并輸入正確的Vih和Vil的值74修改緩沖器模型選擇Analyze–ModelBrows添加激勵A(yù)dd

stimulus在Signal

Bus

Setup界面中選擇Stimulus

Setup? 給地址信號添加偽隨機(jī)嗎序列，給時鐘信號添加01周期信號序列75添加激勵A(yù)ddstimulus在SignalBusSe總線仿真在PCBSI菜單欄中選擇Analyzer

–

BusSimulate點擊Simulate按鈕76總線仿真在PCBSI菜單欄中選擇Analyzer–Bu查看波形? 當(dāng)仿真結(jié)束時，所有緩沖器(IOCell)的V/t波形顯示在一個SigWave窗口中? 編輯SigWave，使波形按照需要顯示77查看波形? 當(dāng)仿真結(jié)束時，所有緩沖器(IOCell)的V/t查看測量結(jié)果? 在波形顯示的同時，仿真結(jié)果的報告也會顯示出來78查看測量結(jié)果? 在波形顯示的同時，仿真結(jié)果的報告也會顯示出來議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑79議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)79Allegro

PCB

SI16.5版本的新功能80新的PDN分析模塊(Allegro

PCBPDN

Analysis)模型編輯器(ModelEditor)中新的IOCell編輯器(IOCellEditor)新的SI應(yīng)用模式(SI

Application

Mode)新的SI審核和設(shè)計配置命令(SI

Auditand

Design

SetupCommands)通道分析(Channel

Analysis)中AMI參數(shù)的攝取增強(qiáng)的源同步總線分析(Source

Synchronous

BusAnalysis)AllegroPCBSI16.5版本的新功能80新的PAllegro

PCB

PDN

AnalysisPDN分析是用于執(zhí)行探索、設(shè)置和驗證電源分布系統(tǒng)設(shè)計的模塊，可幫助實現(xiàn)低阻抗且高帶寬的電源分布系統(tǒng)。另外，PDN分析模塊還提供了一個驗證和消除潛在EMI問題的有效解決方案。81AllegroPCBPDNAnalysisPDN分析是IOCell

Editorin

Model

Editor在Model

Editor中包含了新的IOCell編輯器，提供了一個編輯和管理所選IOCell模型的各種參數(shù)的接口。82IOCellEditorinModelEditor在SI

Application

Mode新的SI應(yīng)用模式提供了簡單快速地訪問常用SI命令的新途徑。在這個模式環(huán)境下，可以方便的通過鼠標(biāo)右鍵點擊并在下拉菜單中選擇所需的SI命令。?增強(qiáng)了板級仿真整合?像原有的其他應(yīng)用模式一樣載入和切換?新的鼠標(biāo)右鍵菜單，無需切換編輯器83SIApplicationMode新的SI應(yīng)用模式提供了SI

Audit

and

Design

Setup

Commands新的SI

Design

Audit和SI

Design

Setup命令替換了原有的SI

Audit和SetupAdvisor命令，使用向?qū)У姆绞街笇?dǎo)設(shè)計配置和SI審核的逐一執(zhí)行。?基于向?qū)У姆绞?錯誤/警告列表?問題智能解決84SIAuditandDesignSetupComm通道分析(Channel

Analysis)中AMI參數(shù)的獲取通道分析(Channel

Analysis)中對AMI的支持更好，利于使用IBIS-AMI模型做GHz以上串行通道仿真。85通道分析(ChannelAnalysis)中AMI參數(shù)的獲Enhancementsin

Source

Synchronous

Bus

Analysis原有的bus

analysis得到增強(qiáng)，利于執(zhí)行源同步總線的仿真分析：?支持地址總線拓?fù)?去除對減額表格(Derating

Table)的排序要求?計算時序裕量(Margin)?增強(qiáng)的總線仿真報告86EnhancementsinSourceSynchroI

N

V

E

N

T

I

V

ECONFIDENTIALThank

YouINVENTIVECONFIDENTIALT87樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22Saturday,December24,2022人生得意須盡歡，莫使金樽空對月。11:41:2311:41:2311:4112/24/202211:41:23AM安全象只弓，不拉它就松，要想保安全，常把弓弦繃。12月-2211:41:2311:41Dec-2224-Dec-22加強(qiáng)交通建設(shè)管理，確保工程建設(shè)質(zhì)量。11:41:2311:41:2311:41Saturday,December24,2022安全在于心細(xì)，事故出在麻痹。12月-2212月-2211:41:2311:41:23December24,2022踏實肯干，努力奮斗。2022年12月24日11:41上午12月-2212月-22追求至善憑技術(shù)開拓市場，憑管理增創(chuàng)效益，憑服務(wù)樹立形象。24十二月202211:41:23上午11:41:2312月-22嚴(yán)格把控質(zhì)量關(guān)，讓生產(chǎn)更加有保障。十二月2211:41上午12月-2211:41December24,2022作業(yè)標(biāo)準(zhǔn)記得牢，駕輕就熟除煩惱。2022/12/2411:41:2311:41:2324December2022好的事情馬上就會到來，一切都是最好的安排。11:41:23上午11:41上午11:41:2312月-22一馬當(dāng)先，全員舉績，梅開二度，業(yè)績保底。12月-2212月-2211:4111:41:2311:41:23Dec-22牢記安全之責(zé)，善謀安全之策，力務(wù)安全之實。2022/12/2411:41:23Saturday,December24,2022相信相信得力量。12月-222022/12/2411:41:2312月-22謝謝大家！樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-2288樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22Saturday,December24,2022人生得意須盡歡，莫使金樽空對月。11:41:2311:41:2311:4112/24/202211:41:23AM安全象只弓，不拉它就松，要想保安全，常把弓弦繃。12月-2211:41:2311:41Dec-2224-Dec-22加強(qiáng)交通建設(shè)管理，確保工程建設(shè)質(zhì)量。11:41:2311:41:2311:41Saturday,December24,2022安全在于心細(xì)，事故出在麻痹。12月-2212月-2211:41:2311:41:23December24,2022踏實肯干，努力奮斗。2022年12月24日11:41上午12月-2212月-22追求至善憑技術(shù)開拓市場，憑管理增創(chuàng)效益，憑服務(wù)樹立形象。24十二月202211:41:23上午11:41:2312月-22嚴(yán)格把控質(zhì)量關(guān)，讓生產(chǎn)更加有保障。十二月2211:41上午12月-2211:41December24,2022作業(yè)標(biāo)準(zhǔn)記得牢，駕輕就熟除煩惱。2022/12/2411:41:2311:41:2324December2022好的事情馬上就會到來，一切都是最好的安排。11:41:23上午11:41上午11:41:2312月-22一馬當(dāng)先，全員舉績，梅開二度，業(yè)績保底。12月-2212月-2211:4111:41:2311:41:23Dec-22牢記安全之責(zé)，善謀安全之策，力務(wù)安全之實。2022/12/2411:41:23Saturday,December24,2022相信相信得力量。12月-222022/12/2411:41:2312月-22謝謝大家！樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-2289I

N

V

E

N

T

I

V

ECONFIDENTIALDanielZhongOct.

2011使用Cadence

PCB SI應(yīng)對DDR3的挑戰(zhàn)INVENTIVECONFIDENTIALD90議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑91議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)2DDR3的簡介92DRAM的路線圖DDR3和DDR/DDR2的不同預(yù)取(Pre-fetch)構(gòu)架? 接口和電壓ODT和動態(tài)ODT? 差分信號化寫入校準(zhǔn)(Write

Leveling)Fly-by拓?fù)銬DR3的簡介3DRAM的路線圖I

ORAM

路線圖93fvlore

realisticroadmap

is

2015This

creates

the

needfor

faster

DDR3

bins19992010200220062015AndpushesDDR4higerIORAM路線圖4fvlorerealisticThiDDR3和DDR/DDR2的不同94項目DDR

SDRAMDDR2

SDRAMDDR3

SDRAM封裝66-pin

TSOP60,84ball

FBGA78,96ball

FBGA預(yù)取Pre-fetch2-bit4-bit8-bit接口2.5V，SSTL-21.8V，SSTL-181.5V(1.35V),

SSTL-15數(shù)據(jù)選通單邊信號單邊或差分差分信號邏輯Bank44或88CAS延遲(CL)2,2.5,

33,

4,

5,

6,

75,

6,

7,

8,

9,

10,

11活動延遲(AL)無0,1,2,3,4,5,6CL-1,

CL-2寫延遲(WL)1RL-1AL+CWLODT無50,75,

150ohm20,30,

40,60,120ohm動態(tài)ODT無無60ohm,

120ohm阻抗調(diào)節(jié)無OCDZQCalibration輸出阻抗無要求18ohm34ohm數(shù)據(jù)傳輸率266/333/400Mbps533/667/800Mbps800/1066/1333/1600MDDR3和DDR/DDR2的不同5項目DDRSDRAMDD預(yù)取(Pre-fetch)架構(gòu)DDRMemory

ArraySDRMemory

ArrayCore

133MHzCore

133MHzDDR3Memory

ArrayDDR2Memory

ArrayCore

133MHzI/OBufferI/OBufferEx

Clock133MHzExClock133MHzI/OBufferI/OBufferData

Rate266MbpsData

Rate133MbpsData

Rate533Mbps?預(yù)取架構(gòu)可以在不增加內(nèi)核頻率的情況下提高外部數(shù)據(jù)傳輸率?是DDR3和其他DDR/SDR內(nèi)存的關(guān)鍵區(qū)別Core

133MHz Ex

Clock

533MHz95ExClock

266MHzData

Rate1066Mbps預(yù)取(Pre-fetch)架構(gòu)DDRSDRCore133M接口和電壓Stub-Series

Terminated

Logic(SSTL)– 高速傳輸

(333MHz

+)– 可以驅(qū)動多枝干匹配負(fù)載且只帶來較小的擺動– JEDEC協(xié)會定義的接口規(guī)范– SSTL_33,

SSTL_25,SSTL_18

to

SSTL_15? VDD分別是3.3,2.5,1.8,1.5V? Vref

(=Vtt)分別是1.5,

1.25,0.9,0.75V96接口和電壓Stub-SeriesTerminatedLoODT和動態(tài)ODT?ODT

(On-Die

Termination)

將匹配內(nèi)置到芯片中，以提高數(shù)據(jù)總線的信號質(zhì)量?動態(tài)ODT能夠進(jìn)一步提高DDR3數(shù)據(jù)總線的信號質(zhì)量，特別是在多個負(fù)載例如雙內(nèi)存條系統(tǒng)中97ODT和動態(tài)ODT?ODT(On-DieTerminatDDR3的動態(tài)ODT98? 什么是動態(tài)ODT– 在讀寫切換時，DDR3內(nèi)存會在原始ODT和動態(tài)ODT做對應(yīng)的切換。也就是說，當(dāng)讀取或空閑時，ODT的值會是

20,

30,

40,

60,

120

ohm

之一（由EMR配置）；而寫入時會切換至60或120ohm（由EMR配置）? 為何要使用動態(tài)ODT– 增強(qiáng)總線時序安排并降低總線空閑時間– 進(jìn)一步提高DDR3的數(shù)據(jù)總線信號質(zhì)量，特別是在多負(fù)載情況下，例如雙內(nèi)存條系統(tǒng)中? 如何配置動態(tài)ODT– 通過EMRS命令配置擴(kuò)展模式寄存器，即EMR

(Extended

ModeRegister)DDR3的動態(tài)ODT9? 什么是動態(tài)ODT差分信號化? 差分信號化的優(yōu)勢– 降低時鐘或選通的串?dāng)_，從而增加系統(tǒng)時序裕量.– 降低EMI– 降低因為參考電壓Vref漂移引入的抖動(jitter)Input99Vref差分信號化? 差分信號化的優(yōu)勢– 降低因為參考電壓Vref漂Fly-by拓?fù)?Fly-by拓?fù)淇商岣逥DR3的時鐘/地址/命令信號的信號完整性DDR/DDR2DIMM100Fly-by拓?fù)?Fly-by拓?fù)淇商岣逥DR3的時鐘/地址寫入校準(zhǔn)(Write

Leveling)?補(bǔ)償因fly-by拓?fù)鋷淼臄?shù)據(jù)選通對于時鐘的時序偏移101寫入校準(zhǔn)(WriteLeveling)?補(bǔ)償因fly-by議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑102議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)13DDR3設(shè)計的主要挑戰(zhàn)103? 概述? 時序預(yù)算? 信號質(zhì)量? 元件選擇? 設(shè)計規(guī)則DDR3設(shè)計的主要挑戰(zhàn)14? 概述時序預(yù)算元件選擇設(shè)計規(guī)則信號質(zhì)量DDR3電路板設(shè)計大量的設(shè)計因素DDR3設(shè)計的主要挑戰(zhàn)-概述104時序預(yù)算元件選擇設(shè)計規(guī)則信號質(zhì)量DDR3電路板設(shè)計大量的設(shè)DDR3設(shè)計的主要挑戰(zhàn)-時序預(yù)算105? 建立/保持時間– 數(shù)據(jù)讀之于數(shù)據(jù)選通– 數(shù)據(jù)寫之于數(shù)據(jù)選通– 地址/命令/控制之于時鐘? 數(shù)據(jù)選通之于時鐘– 數(shù)據(jù)之于地址/命令/控制計算需考慮Account

for– 時鐘/數(shù)據(jù)選通的抖動和互連抖動– 變化沿斜率和建立與保持時間的減額DDR3設(shè)計的主要挑戰(zhàn)16? 建立/保持時間時序預(yù)算-數(shù)據(jù)建立/保持時間? 寫入時數(shù)據(jù)關(guān)于數(shù)據(jù)選通的建立/保持時間– 在寫入周期，數(shù)據(jù)選通需要提前數(shù)據(jù)90度相位，以使建立和保持時間最大化

(.25

tck)? 讀取時數(shù)據(jù)關(guān)于數(shù)據(jù)選通的建立/保持時間– 在讀取周期，控制器提供90度相位的偏移，所以為了最大化建立和保持時間，數(shù)據(jù)和數(shù)據(jù)選通需要邊緣對齊106時序預(yù)算? 寫入時數(shù)據(jù)關(guān)于數(shù)據(jù)選通的建立/保持時間17時序預(yù)算-數(shù)據(jù)建立/保持時間? 地址關(guān)于時鐘的建立/保持時間– 地址和時鐘需要邊緣對齊以最大化建立和保持時間107時序預(yù)算? 地址關(guān)于時鐘的建立/保持時間18時序預(yù)算-數(shù)據(jù)選通之于時鐘? 時鐘和數(shù)據(jù)選通需要被控制在一個延遲內(nèi)– 即tDQSS

=

+/-0.25

*

tCK– 寫入校準(zhǔn)(Write

Leveling)用來調(diào)節(jié)每一個數(shù)據(jù)選通與其對應(yīng)的時鐘達(dá)成邊緣對齊.– .108時序預(yù)算? 時鐘和數(shù)據(jù)選通需要被控制在一個延遲內(nèi)– .19時序預(yù)算-變化沿斜率和建立與保持時間的減額? 建立和保持時間的要求從數(shù)值上不再是單一值，而是隨著地址/數(shù)據(jù)信號的變化沿斜率的變化而變化109時序預(yù)算? 建立和保持時間的要求從數(shù)值上不再是單一值，而是隨DDR3設(shè)計的主要挑戰(zhàn)-信號質(zhì)量110? 閾值電壓– 直流和交流– 噪聲裕量? 過沖和下沖– 幅值– 面積tVAC– 信號在閾值上停留的最小時間? 眼圖– 計算了抖動后的有效數(shù)據(jù)窗口? 斜率– 上升/下降時間DDR3設(shè)計的主要挑戰(zhàn)21? 閾值電壓信號質(zhì)量-閾值?直流電平建立邏輯切換（終止時間），交流電平建立時序規(guī)范（起始時間）111信號質(zhì)量?直流電平建立邏輯切換（終止時間），交流電平建立時序信號質(zhì)量-過沖/下沖112信號質(zhì)量23信號質(zhì)量-tVAC?數(shù)據(jù)/地址僅當(dāng)信號大于

VIH(AC)或小于

VIL(AC)一個特定的時間(tVAC)后才會被認(rèn)為有效。.113信號質(zhì)量?數(shù)據(jù)/地址僅當(dāng)信號大于VIH(AC)或小于VI信號質(zhì)量-眼圖張開?眼圖同樣可以幫助確認(rèn)建立和保持裕量。114信號質(zhì)量?眼圖同樣可以幫助確認(rèn)建立和保持裕量。25信號質(zhì)量-斜率影響時序?信號的斜率表征了信號上升和下降的快慢。斜率除了影響之前提到的建立和保持時間，同樣會影響到tVAC的數(shù)值。115信號質(zhì)量?信號的斜率表征了信號上升和下降的快慢。斜率除了影響DDR3設(shè)計的主要挑戰(zhàn)-元器件的選擇116? 內(nèi)存緩沖器– 需權(quán)衡讀寫周期? 控制器的驅(qū)動力– 同樣需要權(quán)衡讀寫周期? 連接器– 插值損耗? 選通/時鐘的差分緩沖器– 需要滿足差分tVAC(tDVAC)和上沖/下沖面積的要求DDR3設(shè)計的主要挑戰(zhàn)27? 內(nèi)存緩沖器DDR3設(shè)計的主要挑戰(zhàn)-設(shè)計規(guī)則117? 信號線長度– 數(shù)據(jù)和數(shù)據(jù)選通的相對傳輸延遲– 地址和時鐘的相對傳輸延遲– 數(shù)據(jù)選通和時鐘的相對傳輸延遲? 拓?fù)浣Y(jié)構(gòu)– 數(shù)據(jù)類信號：點對點拓?fù)洙C 地址類信號：Fly-By拓?fù)? 信號線阻抗– 例如地址類信號，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm– 允許的阻抗誤差百分比? 差分信號的匹配(時鐘，數(shù)據(jù)選通)– 最大不平行長度– 最大相位誤差DDR3設(shè)計的主要挑戰(zhàn)28? 信號線長度議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑118議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)29Cadence

PCB

SI設(shè)計流程119? 傳統(tǒng)設(shè)計流程? 高速PCB設(shè)計流程? 布線前規(guī)則規(guī)劃? 關(guān)鍵器件的預(yù)布局前仿真分析(Solution

Space

Analysis)? 規(guī)則驅(qū)動布局? 規(guī)則驅(qū)動布線? 布線后的規(guī)則核查? 布線后的仿真驗證CadencePCBSI設(shè)計流程30? 傳統(tǒng)設(shè)計流程傳統(tǒng)設(shè)計流程項目創(chuàng)建和設(shè)置原理圖設(shè)計規(guī)則獲取和規(guī)劃打包原理圖PCB設(shè)計生產(chǎn)文件輸出設(shè)計同步設(shè)計差異管理庫管理120傳統(tǒng)設(shè)計流程項目創(chuàng)建和設(shè)置設(shè)計同步設(shè)計差異管理庫管理31高速PCB設(shè)計流程布線前規(guī)則規(guī)劃關(guān)鍵器件預(yù)布局

前仿真分析規(guī)則驅(qū)動布局規(guī)則驅(qū)動布線布線后DRC檢查后仿真驗證庫管理項目創(chuàng)建和設(shè)置原理圖輸入生產(chǎn)文件輸出121高速PCB設(shè)計流程布線前規(guī)則規(guī)劃庫管理項目創(chuàng)建和設(shè)置原理圖輸布線前規(guī)則規(guī)劃?在高速設(shè)計流程的最初階段，硬件工程師和SI工程師需要通力合作做好PCB設(shè)計的基本要求和關(guān)鍵信號的規(guī)則規(guī)劃122布線前規(guī)則規(guī)劃?在高速設(shè)計流程的最初階段，硬件工程師和SI工關(guān)鍵器件預(yù)布局?對于很多系統(tǒng)設(shè)計，主要芯片和接插件的布局已經(jīng)預(yù)先確定了?？梢詢?yōu)先執(zhí)行這部分元件的布局。123關(guān)鍵器件預(yù)布局?對于很多系統(tǒng)設(shè)計，主要芯片和接插件的布局已經(jīng)前仿真分析(Solution

Space

Analysis)?前仿真分析的目標(biāo)是確定信號線管腳順序和布線規(guī)則（拓?fù)淠０澹瑥亩拐麄€設(shè)計能穩(wěn)定工作。?掃描所有可能面對的條件和參數(shù)，包括:– 器件速度– 信號線阻抗– 匹配元件值– 布線（包括分段）長度等124前仿真分析(SolutionSpaceAnalysis)規(guī)則驅(qū)動布局?規(guī)則驅(qū)動布局是用已建立的規(guī)則去指導(dǎo)元件布局的過程，所使用的規(guī)則是之前在方案空間分析環(huán)節(jié)中所定義的。125規(guī)則驅(qū)動布局?規(guī)則驅(qū)動布局是用已建立的規(guī)則去指導(dǎo)元件布局的過規(guī)則驅(qū)動布線?規(guī)則驅(qū)動布線是使用已建立的規(guī)則去驅(qū)動自動或交互式布線的過程。在交互式布線的過程中，設(shè)計規(guī)則的違背狀態(tài)會實時地顯示在Allegro界面上。126規(guī)則驅(qū)動布線?規(guī)則驅(qū)動布線是使用已建立的規(guī)則去驅(qū)動自動或交互布線后DRC檢查?DRC檢查會執(zhí)行規(guī)則檢查并標(biāo)記規(guī)則違背的地方。這些規(guī)則違背不僅包括間距線寬等物理規(guī)則，也包括SI相關(guān)的高速規(guī)則。127布線后DRC檢查?DRC檢查會執(zhí)行規(guī)則檢查并標(biāo)記規(guī)則違背的地后仿真驗證?后仿真驗證，是通過布線結(jié)束后的對整個設(shè)計的深度分析和仿真，在產(chǎn)品制造和測試前，避免信號完整性問題的發(fā)生。128后仿真驗證?后仿真驗證，是通過布線結(jié)束后的對整個設(shè)計的深度分議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)Cadence

PCB

SI設(shè)計流程? 前仿真和規(guī)則設(shè)置? 規(guī)則驅(qū)動設(shè)計? 后仿真驗證Cadence

PCB

SI

16.5版本的新功能? 答疑129議題DDR3的簡介? DDR3設(shè)計的主要挑戰(zhàn)40前仿真和規(guī)則設(shè)置130? 仿真模型和其他要求的準(zhǔn)備? 仿真前規(guī)則規(guī)劃? 關(guān)鍵器件預(yù)布局? 對設(shè)計的配置執(zhí)行前仿真分析(Solution

Space

Analysis)? 規(guī)則的設(shè)置前仿真和規(guī)則設(shè)置41? 仿真模型和其他要求的準(zhǔn)備示例電路板? 關(guān)鍵器件– 內(nèi)存控制器：TMS320DM8168

(TI

DSP)– DDR3內(nèi)存芯片：EDJ2108BCSE

(Elpida DDR3

SDRAM)

x

4131示例電路板? 關(guān)鍵器件42仿真模型和其他要求的準(zhǔn)備132? 獲取所使用的所有控制器和內(nèi)存芯片的仿真模型– 從TI獲取DSP的IBIS模型，從Elpida獲取內(nèi)存芯片的IBIS模型? 獲取所使用的連接器仿真模型– 在這個案例中不需要預(yù)先創(chuàng)建樣本拓?fù)銹re-created

sample

topologies– 可在這里預(yù)先創(chuàng)建拓?fù)浠蛘呱院髲呐R時布線中提取? 所有供應(yīng)商提供時序參數(shù)– 從TI

DSP和Elpida內(nèi)存芯片的器件手冊、用戶手冊或指南中獲取時序參數(shù)? 相對傳輸延遲規(guī)則的生成方式? 相對于不同交流閾值電壓的眼圖模板? 額外的定制化測量仿真模型和其他要求的準(zhǔn)備43? 獲取所使用的所有控制器和內(nèi)存布線前規(guī)則規(guī)劃133Cadence工具:– SigXplorer,

SigWave, Model

Integrity? 使用預(yù)先創(chuàng)建的樣本拓?fù)鋱?zhí)行假定分析(what-if)仿真– 在SigXplorer界面中執(zhí)行信號線拓?fù)涞膭?chuàng)建、編輯和仿真– 在SigWave中分析仿真波形，在SigXplorer

的結(jié)果數(shù)據(jù)表中分析仿真數(shù)據(jù)– 如果需要，根據(jù)仿真結(jié)果調(diào)整信號的約束規(guī)則

(Set

-

Constraints)– 重復(fù)上面三個步驟，直到找到一個最優(yōu)化的方案– 保存拓?fù)湮募詡浜罄m(xù)使用布線前規(guī)則規(guī)劃44Cadence工具:布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 數(shù)據(jù)信號的拓?fù)涫屈c對點拓?fù)湓赟igXplorer創(chuàng)建.top文件? 參考數(shù)據(jù)手冊或用戶指導(dǎo)輸入各個參數(shù)的數(shù)值? 給所有IO緩沖器(IOCell)選擇適當(dāng)?shù)哪Ｐ?34布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 數(shù)據(jù)信號的拓?fù)涫屈c對點拓?fù)洳季€前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 給驅(qū)動器添加激勵– 使用127bitPRBS7(偽隨機(jī)碼序列)，以使仿真更精確? 選擇必須的和/或定制化的測量– 延遲、斜率、抖動、過沖、單調(diào)性等等? 執(zhí)行仿真– 掃描的參數(shù)越多，所需的仿真時間越長? 測量結(jié)果顯示在數(shù)據(jù)表中? 波形可以顯示為笛卡爾模式、總線模式、傅立葉模式、眼圖模式和史密斯圓圖模式135布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 給驅(qū)動器添加激勵46布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 根據(jù)仿真結(jié)果，選擇最優(yōu)化的各項參數(shù)值，并設(shè)置在約束規(guī)則中，例如：– (相對)傳輸延遲– 電阻的位置（通過設(shè)置傳輸線線段延遲）– 傳輸線阻抗– 拓?fù)浣Y(jié)構(gòu)? 根據(jù)元器件的規(guī)范，還可向約束規(guī)則中加入其他要求以指導(dǎo)設(shè)計，例如：– 過沖/下沖– 噪聲裕量– 串?dāng)_– 同步開關(guān)噪聲136布線前規(guī)則規(guī)劃的實例：數(shù)據(jù)信號? 根據(jù)仿真結(jié)果，選擇最優(yōu)化的ODT的影響? 如果采用了ODT，串聯(lián)和并聯(lián)匹配電阻將不再需要Rs=0ohm,

ODT=4N0oonhemRs=33ohm,

ODT=None13748October

20,

2011 Cadence

Confidential:

Cadence

Internal

Use

OnlyODT的影響? 如果采用了ODT，串聯(lián)和并聯(lián)匹配電阻將不再需布線層的影響? 表層信號線

(微帶線micro

stripe)的傳輸速度要高于內(nèi)層信號線(帶狀線stripe

line)的傳輸速度? Cadence

PCB

Editor支持使用延遲時間作為匹配單位，這也就避免了因為布線不同層引起的時序問題InnerOuter13849布線層的影響? 表層信號線(微帶線microstripe過孔的影響? 過孔會給信號的傳輸帶來延遲甚至是對信號質(zhì)量帶來不利的影響設(shè)置MaxViaCount可控制過孔的數(shù)量? 使能Z

Axis

Delay

可在計算線長(線延遲)時考慮過孔的延遲2

ViasNone13950過孔的影響? 過孔會給信號的傳輸帶來延遲甚至是對信號質(zhì)量帶來差分對相位誤差的影響? 相位誤差會帶來不必要的共模分量甚至是抖動? Allegro可以控制靜態(tài)和動態(tài)的相位誤差Phase

Tolerance14051差分對相位誤差的影響? 相位誤差會帶來不必要的共模分量甚至是差分對未耦合長度的影響? 差分對的耦合傳輸線會降低串?dāng)_的敏感度，也在一定程度上加快信號的傳輸設(shè)置Max

Uncoupled

Length可控制最大未耦合長度Uncoupled

LengthUncoupledcoupled14152差分對未耦合長度的影響? 差分對的耦合傳輸線會降低串?dāng)_的敏感關(guān)鍵器件預(yù)布局? 支持延遲規(guī)則控制下的關(guān)鍵器件預(yù)布局可以通過使用

AllegroPCB

PDNAnalysis執(zhí)行電源完

整性仿真來優(yōu)化大

容量電容和耦合電容的布局142關(guān)鍵器件預(yù)布局? 支持延遲規(guī)則控制下的關(guān)鍵器件預(yù)布局可以通過對設(shè)計的配置? 16.5版本使用了新的

SIDesignSetup

命令載入向?qū)Щ慕缑妫瑏硪徊讲降膱?zhí)行設(shè)計的配置，從而能夠執(zhí)行SI仿真當(dāng)載入SI

Design

Setup

命令后，SetupCategory

Selection窗口彈出，我們可通過此向?qū)б来螆?zhí)行：– 選擇要配置的信號線– 設(shè)置仿真庫

庫路徑

庫文件后綴

活動庫– 設(shè)置電源和地網(wǎng)絡(luò)143對設(shè)計的配置? 16.5版本使用了新的SIDesign5對設(shè)計的配置? 可通過向?qū)б来螆?zhí)行（繼續(xù)）：– 設(shè)置疊層– 設(shè)置元器件類別– 為元器件分配模型– 設(shè)置差分對– 設(shè)置SI仿真– 設(shè)置完成在執(zhí)行SI

Design

Setup

過程中，出現(xiàn)了問題可以調(diào)用SI

Setup

Audit解決144對設(shè)計的配置? 可通過向?qū)б来螆?zhí)行（繼續(xù)）：55執(zhí)行前仿真分析145? 什么是前仿真分析– 前仿真分析就是在布線前建模分析并比較所有可能的條件參數(shù)，目的是眾多可能的條件或參數(shù)中，找到一個可行的方案并盡可能地優(yōu)化它。? 前仿真分析的通常步驟– 創(chuàng)建或提取拓?fù)湮募?，仿真決定管腳順序、阻抗、分叉點(rat-T)位置、匹配元件值和傳輸線分段長度等。– 確認(rèn)可接受的設(shè)計和制造誤差，例如阻抗、線長、元件值、元件速度等級等。– 執(zhí)行串?dāng)_仿真，找出一個可接受的線間距/最大耦合長度規(guī)則。執(zhí)行前仿真分析56? 什么是前仿真分析I前仿真分析的一個實例