數(shù)字集成電路簡介課件

數(shù)字集成電路設(shè)計(jì)

2011

第1章引論許曉琳(xu.xiaolin@163.com)合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院數(shù)字集成電路設(shè)計(jì)

2011

第1章引論許曉琳(xu.課程教材DigitalIntergratedCircuits—

ADesignPerspective(2ndEdition)J.M.Rabaey等著清華大學(xué)出版社影印版數(shù)字集成電路—

電路、系統(tǒng)與設(shè)計(jì)(第二版)周潤德等譯電子工業(yè)出版社中文版引論.2課程教材DigitalIntergratedCircui課程內(nèi)容基礎(chǔ)部分?jǐn)?shù)字集成電路介紹（第一章）CMOS器件（第三章、第四章）電路部分CMOS反相器（第五章）CMOS組合邏輯單元（第六章）CMOS時(shí)序邏輯單元（第七章）系統(tǒng)部分時(shí)序（第十章）和互連安排（第九章）算術(shù)邏輯運(yùn)算單元（第十一章）存儲(chǔ)器和可編程邏輯陣列（第十二章）設(shè)計(jì)方法學(xué)（第八章）引論.3課程內(nèi)容基礎(chǔ)部分引論.3參考教材CMOS超大規(guī)模集成電路設(shè)計(jì)(第三版)N.H.E.Weste等著中國電力出版社中文版引論.4參考教材CMOS超大規(guī)模集成電路設(shè)計(jì)(第三版)引論.4本章重點(diǎn)數(shù)字電路設(shè)計(jì)進(jìn)展數(shù)字電路設(shè)計(jì)中有待解決的問題如何衡量設(shè)計(jì)質(zhì)量引論.5本章重點(diǎn)數(shù)字電路設(shè)計(jì)進(jìn)展引論.51.1歷史回顧世界上已知的第一個(gè)自動(dòng)計(jì)算器——Babbage的DifferenceEngineI(1832)的工作部件25000個(gè)機(jī)械部件總成本為17470英鎊引論.61.1歷史回顧世界上已知的第一個(gè)自動(dòng)計(jì)算器——BabbaENIAC——第一臺(tái)完整的計(jì)算機(jī)80英尺長，8.5英尺高以及幾英尺寬，并含有18000個(gè)真空管引論.7ENIAC——第一臺(tái)完整的計(jì)算機(jī)引論.7第一個(gè)晶體管，Bell實(shí)驗(yàn)室，1947引論.8第一個(gè)晶體管，Bell實(shí)驗(yàn)室，1947引論.8晶體管的三位發(fā)明人：肖克利（W.Schokley）巴?。↗.Bardeen）布拉頓（W.Brattain）

獲得1956年Nobel物理獎(jiǎng)引論.9晶體管的三位發(fā)明人：引論.9第一個(gè)集成電路，JackKilby，德州儀器，1958引論.10第一個(gè)集成電路，JackKilby，德州儀器，1958引論集成電路的發(fā)明人：基爾比（JackKilby）

獲得2000年Nobel物理獎(jiǎng)引論.11集成電路的發(fā)明人：引論.111969年，法庭判決基爾比和諾伊斯為集成電路的共同發(fā)明人，集成電路的專利權(quán)屬于基爾比，集成電路內(nèi)部連接技術(shù)的專利屬于諾伊斯引論.121969年，法庭判決基爾比和諾伊斯為集成電路的共同發(fā)明人，集晶體管革命TTL1947年：晶體管（Bardeen/BellLab）1949年：雙極型晶體管（Schockley）1956年：數(shù)字邏輯門（Harris）1960年：商用IC邏輯門（Fairchild）1962年：TTL系列（Beeson/Fairchild）1974年：ECL高速系列（Masaki）1972年：I2L低功耗高密度系列（Hart）功耗/集成度——雙極型讓位于MOS引論.13晶體管革命TTL功耗/集成度——雙極型讓位于MOS引論.1晶體管革命MOS1925年：IGFET（Lilienfeld）缺乏對材料的了解和柵穩(wěn)定性問題1963年：CMOS邏輯門（Wanlass）工藝復(fù)雜性1970年：PMOS計(jì)算器1970年：NMOS存儲(chǔ)器高密度：4Kbit1972/74年：NMOS微處理器高速：Intel4004/8080功耗——NMOS讓位于CMOS引論.14晶體管革命MOS功耗——NMOS讓位于CMOS引論.14集成電路的概念I(lǐng)ntegratedCircuit，縮寫IC通過一系列特定的加工工藝，將晶體管、二極管等有源器件、電容和電阻等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能引論.15集成電路的概念I(lǐng)ntegratedCircuit，縮寫ICVddABOut集成電路集成電路的內(nèi)部電路引論.16VddABOut集成電路集成電路的內(nèi)部電路引論.16集成電路的分類劃分依據(jù)分類結(jié)構(gòu)雙極型（NPN/PNP）、MOS型（PMOS/NMOS/CMOS)、BIMOS型（BiMOS/BiCMOS）規(guī)模SSI、MSI、LSI（Small、Medium、Large）VLSI（VeryLargeScaleIC：超大）ULSI（UltraLargeScaleIC：特大）GSI（GiganticScaleIC：巨大）功能數(shù)字IC（組合/時(shí)序）模擬IC（線性/非線性）模數(shù)混合IC應(yīng)用領(lǐng)域通用IC、專用IC引論.17集成電路的分類劃分依據(jù)分類結(jié)構(gòu)雙極型（NPN/PNP）、MO劃分集成電路規(guī)模的標(biāo)準(zhǔn)類型數(shù)字集成電路模擬集成電路MOSIC雙極ICSSI<100<100<30MSI100~1000100~50030~100LSI103~105500~2000100~300VLSI105~107>2000>300ULSI107~109GSI>109*每塊集成電路芯片中包含的元器件數(shù)目叫做集成度引論.18劃分集成電路規(guī)模的標(biāo)準(zhǔn)類型數(shù)字集成電路模擬集成電路MOSI1.2數(shù)字IC設(shè)計(jì)中的問題Electronics,April19,1965.摩爾定律1965年，GordonMoore預(yù)言單個(gè)芯片上晶體管的數(shù)目每18到24個(gè)月翻一番。(隨時(shí)間呈指數(shù)增長)引論.191.2數(shù)字IC設(shè)計(jì)中的問題Electronics,摩爾定A.邏輯IC復(fù)雜程度的趨勢B.存儲(chǔ)器復(fù)雜程度的趨勢圖1.2邏輯IC和存儲(chǔ)器集成復(fù)雜程度隨時(shí)間發(fā)展的趨勢引論.20A.邏輯IC復(fù)雜程度的趨勢圖1.3微處理器晶體管數(shù)目的增長歷史引論.21圖1.3微處理器晶體管數(shù)目的增長歷史引論.21圖1.421世紀(jì)初期微處理器性能的發(fā)展趨勢引論.22圖1.421世紀(jì)初期微處理器性能的發(fā)展趨勢引論.22A.4004微處理器B.Pentium4微處理器圖1.5Intel4004(1971)和奔騰4(2000)微處理器設(shè)計(jì)方法的比較設(shè)計(jì)方法的比較引論.23A.4004微處理器n+n+SGD+DEVICECIRCUITGATEMODULESYSTEM數(shù)字電路設(shè)計(jì)的抽象層次抽象即在每一個(gè)設(shè)計(jì)層次上，一個(gè)復(fù)雜模塊的內(nèi)部細(xì)節(jié)可以被抽象化并用一個(gè)黑匣子或模型來代替。這一模型含有用來在下一層次上處理這一模塊所需要的所有信息。引論.24n+n+SGD+DEVICECIRCUITGATEMODUL例題1.1時(shí)鐘對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)φ(V)t(nsec)(a)

理想時(shí)鐘波形寄存器寄存器Outφ時(shí)鐘偏差φ’(b)

兩個(gè)串聯(lián)的寄存器δ時(shí)鐘偏差時(shí)間3210Out’Out(c)

模擬得到的波形3210V(伏特)V(伏特)引論.25例題1.1時(shí)鐘對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)φ(V)t(nsec)(例題1.2電源分布網(wǎng)絡(luò)對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)功能塊A功能塊B功能塊A功能塊BA.布線通過功能塊B.布線繞過功能塊引論.26例題1.2電源分布網(wǎng)絡(luò)對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)功能塊A功能塊B功1.3數(shù)字設(shè)計(jì)的質(zhì)量評價(jià)集成電路的成本功能性和穩(wěn)定性性能功耗和能耗為了保證整個(gè)設(shè)計(jì)層次中定義的一致性，我們采用了從下而上的設(shè)計(jì)方法：從定義一個(gè)簡單反相器基本的質(zhì)量評定標(biāo)準(zhǔn)開始，并逐漸將它們擴(kuò)展到如邏輯門、模塊和芯片這些更為復(fù)雜的功能引論.271.3數(shù)字設(shè)計(jì)的質(zhì)量評價(jià)集成電路的成本引論.271.3.1IC的成本固定成本（非重復(fù)性費(fèi)用）與銷售量無關(guān)設(shè)計(jì)所花費(fèi)的時(shí)間和人工受設(shè)計(jì)復(fù)雜性、設(shè)計(jì)技術(shù)難度以及設(shè)計(jì)人員產(chǎn)出率的影響對于小批量產(chǎn)品，起主導(dǎo)作用可變成本（重復(fù)性費(fèi)用）與產(chǎn)品的產(chǎn)量成正比直接用于制造產(chǎn)品的費(fèi)用包括產(chǎn)品所用部件的成本、組裝費(fèi)用以及測試費(fèi)用引論.281.3.1IC的成本固定成本（非重復(fù)性費(fèi)用）引論.28單個(gè)芯片F(xiàn)rom圖1.9已完成的圓片。每個(gè)小方塊代表一個(gè)芯片引論.29單個(gè)芯片F(xiàn)rom圖1.例題1.3芯片成品率假設(shè)有一個(gè)12英寸的圓片，芯片尺寸為2.5cm2，1個(gè)缺陷/cm2，α=3。確定該CMOS工藝生產(chǎn)的成品率。本例中有252個(gè)功能可能合格的芯片，芯片成品率為16％。說明：面積小是一個(gè)數(shù)字邏輯門希望具有的特性簡單化和規(guī)則化是成本要求嚴(yán)格的設(shè)計(jì)所具有的一個(gè)重要特性引論.30例題1.3芯片成品率說明：面積小是一個(gè)數(shù)字邏輯門希望具有1.3.2功能性和穩(wěn)定性噪聲–在邏輯節(jié)點(diǎn)上不希望發(fā)生的電壓和電流的變化兩條并排放置的導(dǎo)線之間耦合電容-其中一條導(dǎo)線上電壓的變化會(huì)影響相鄰導(dǎo)線上的信號(hào)耦合電感-其中一條導(dǎo)線上電流的變化會(huì)影響相鄰導(dǎo)線上的信號(hào)電源線和地線上的噪聲會(huì)影響該門的信號(hào)電平v(t)i(t)VDD說明：噪聲是數(shù)字電路工程中一個(gè)主要關(guān)注的問題。如何克服所有這些干擾是高性能數(shù)字電路設(shè)計(jì)所面臨的主要挑戰(zhàn)之一。引論.311.3.2功能性和穩(wěn)定性噪聲–在邏輯節(jié)點(diǎn)上不希望發(fā)生靜態(tài)特性一個(gè)門的穩(wěn)態(tài)參數(shù)–靜態(tài)特性

–衡量了該電路對制造過程中發(fā)生偏差和噪聲干擾的穩(wěn)定性數(shù)字電路對邏輯（或布爾）變量進(jìn)行操作 x{0,1}把一個(gè)額定電平與每個(gè)邏輯狀態(tài)相聯(lián)系就可以把這個(gè)電壓轉(zhuǎn)變成一個(gè)離散變量：1VOHand0VOLVOH和VOL兩個(gè)電平之間的差稱為邏輯或信號(hào)擺幅VswV(y)V(x)引論.32靜態(tài)特性一個(gè)門的穩(wěn)態(tài)參數(shù)–靜態(tài)特性–衡量了該電路對制電壓傳輸特性(VTC)outinVinVoutfVOH=f(VOL)VOLVOHVout=Vin開關(guān)閾值電壓VMVOL=f(VOH)VM=f(VM)說明：VM在研究時(shí)序電路時(shí)特別有意義引論.33電壓傳輸特性(VTC)outinVinVoutfVOH可接受的高電壓和低電壓的區(qū)域分別由VIH和VIL電平來界定，它們代表了VTC增益等于-1的點(diǎn)V(x)V(y)斜率=-1斜率=-1VOHVOLVILVIH"1""0"不確定區(qū)VOHVOLVILVIHA.電壓與邏輯電平之間的關(guān)系B.VIH和VIL的定義圖1.12邏輯電平映射至電壓范圍說明：為了確保電路正確工作，穩(wěn)態(tài)信號(hào)應(yīng)當(dāng)避開不確定區(qū)引論.34可接受的高電壓和低電壓的區(qū)域分別由VIH和VIL電平來界定，噪聲容限應(yīng)當(dāng)使“0”和“1”的區(qū)間越大越好不確定區(qū)"1""0"門輸出門輸出VOHVILVOLVIH高電平噪聲容限低電平噪聲容限NMH=VOH-VIHNML=VIL-VOLGndVDDVDDGnd說明：為使一個(gè)數(shù)字電路能工作，噪聲容限應(yīng)當(dāng)大于零，并且越大越好引論.35噪聲容限應(yīng)當(dāng)使“0”和“1”的區(qū)間越大越好不確定區(qū)"1""0再生性再生性保證一個(gè)受干擾的信號(hào)在通過若干邏輯級后逐漸收斂回到額定電平中的一個(gè)。v0v1v2v3v4v5v6v0v2v1例題1.4再生性CMOS反相器鏈的模擬響應(yīng)引論.36再生性再生性保證一個(gè)受干擾的信號(hào)在通過若干邏輯級后逐漸收斂回再生性的條件一個(gè)門的VTC應(yīng)當(dāng)具有一個(gè)增益絕對值大于1的過渡區(qū)(即不確定區(qū))，該過渡區(qū)以兩個(gè)有效的區(qū)域?yàn)榻?，合法區(qū)域的增益應(yīng)當(dāng)小于1in=outin=finv(out)v0v1v2v3v4v5v6v0v1v2v3f(v)finv(v)v0v1v2v3f(v)finv(v)A.具有再生性的門B.不具有再生性的門引論.37再生性的條件一個(gè)門的VTC應(yīng)當(dāng)具有一個(gè)增益絕對值大于1的過渡抗噪聲能力噪聲容限描述的是一個(gè)電路克服噪聲源影響的能力抗噪聲能力則表明系統(tǒng)在噪聲存在的情況下正確處理和傳遞信號(hào)的能力噪聲源與信號(hào)節(jié)點(diǎn)間的傳遞函數(shù)比1要小許多。不具備這一特性的電路則對噪聲很敏感。為了研究一個(gè)門的抗噪聲能力，需要規(guī)定各個(gè)噪聲源的噪聲指標(biāo)，即分配給不同噪聲源各自所允許的噪聲大小對于好的抗噪聲能力，信號(hào)擺幅和噪聲容限必須足夠大以克服固定噪聲的影響對于內(nèi)部噪聲源的敏感性基本取決于門對噪聲的抑制能力，即比例因子gj引論.38抗噪聲能力噪聲容限描述的是一個(gè)電路克服噪聲源影響的能力引論.方向性門必須是單向的，也就是說一個(gè)輸出電平的變化不應(yīng)當(dāng)出現(xiàn)在同一電路的任何一個(gè)并未改變的輸入上實(shí)際實(shí)現(xiàn)的門不可能具有完全的單向性措施：如何將這些變化減到最小，使它們不會(huì)影響輸入信號(hào)的邏輯電平引論.39方向性門必須是單向的，也就是說一個(gè)輸出電平的變化不應(yīng)當(dāng)出現(xiàn)在扇入和扇出扇出–連接到驅(qū)動(dòng)門輸出端的負(fù)載門的數(shù)目扇出較大時(shí)，所加負(fù)載會(huì)使驅(qū)動(dòng)門的

動(dòng)態(tài)特性變差庫單元定義最大扇出數(shù)以保證其靜態(tài)

和動(dòng)態(tài)特性都滿足規(guī)定的技術(shù)要求扇入–該門輸入的數(shù)目扇入較大時(shí)，門的靜態(tài)和動(dòng)態(tài)特性都變差NM引論.40扇入和扇出扇出–連接到驅(qū)動(dòng)門輸出端的負(fù)載門的數(shù)目NM引論理想數(shù)字門在過渡區(qū)有無限大的增益門的閾值位于邏輯擺幅的中點(diǎn)高電平和低電平噪聲容限均等于這一擺幅的一半輸入和輸出阻抗分別為無窮大和零VoutVinRi=∞Ro=0Fanout=∞NMH=NML=VDD/2g=-引論.41理想數(shù)字門在過渡區(qū)有無限大的增益VoutVinRi=∞g例題1.5電壓傳輸特性一個(gè)實(shí)際的早期門結(jié)構(gòu)的例子NMHVin(V)NMLVM0.01.02.03.04.05.01.02.03.04.05.0Vout(V)分析：所觀察到的傳輸特性與理想特性相差甚遠(yuǎn)引論.42例題1.5電壓傳輸特性NMHVin(V)NMLVM性能tVoutVin輸入波形輸出波形tp

=(tpHL

+tpLH)/2傳播延時(shí)t50%tpHL50%tpLHtf90%10%tr信號(hào)斜率VinVout圖1.19傳播延時(shí)、上升和下降時(shí)間的定義引論.431.3.3性能tVoutVin輸入波形輸出波形tp=傳播延時(shí)定義了一個(gè)門對輸入端信號(hào)變化的響應(yīng)有多快表示一個(gè)信號(hào)通過一個(gè)門時(shí)所經(jīng)歷的時(shí)間定義為輸入和輸出波形的50%翻轉(zhuǎn)點(diǎn)之間的時(shí)間與電路工藝和拓?fù)溥B接有關(guān)，與門的I/O信號(hào)斜率有關(guān)上升時(shí)間和下降時(shí)間用來衡量單個(gè)信號(hào)波形表明了信號(hào)在不同電平之間的翻轉(zhuǎn)有多快在波形的10%和90%點(diǎn)之間很大程度上取決于驅(qū)動(dòng)門的強(qiáng)度以及它所承受的負(fù)載引論.44傳播延時(shí)引論.44圖1.20用于測量傳播延時(shí)的環(huán)振注意：環(huán)振是理想化的電路，其每個(gè)門的扇入和扇出都為1且寄生負(fù)載最小，而實(shí)際電路中，扇入和扇出都較大且不能忽略互連線的延時(shí)引論.45圖1.20用于測量傳播延時(shí)的環(huán)振注意：環(huán)振是理想化的電路RCvinvoutvout(t)=(1–e–t/)V 其中，=RC到達(dá)50%點(diǎn)的時(shí)間： t=ln(2)=0.69從10%到達(dá)90%點(diǎn)的時(shí)間： t=ln(9)=2.2例題1.6一階RC網(wǎng)絡(luò)的傳播延時(shí)數(shù)字電路常被模擬成一階RC網(wǎng)絡(luò)注意：應(yīng)當(dāng)記住這些數(shù)字，因?yàn)樗鼈兘?jīng)常被用到引論.46RCvinvoutvout(t)=(1–e–t1.3.4功耗和能耗設(shè)計(jì)電路的功耗決定了每個(gè)操作消耗多少能量以及電路耗散多少熱量電源線尺寸(由峰值功耗Ppeak決定)電池壽命（由平均功耗Pav決定）封裝和冷卻要求等兩個(gè)重要組成部分：靜態(tài)和動(dòng)態(tài)動(dòng)態(tài)功耗由于對電容充電以及在電源和地之間有一暫時(shí)的電流通路造成的，因此正比于開關(guān)頻率靜態(tài)功耗由在電源和地之間的靜態(tài)導(dǎo)電通路或由漏電流引起的一個(gè)門的傳播延時(shí)和功耗有關(guān)傳播延時(shí)主要是由一給定數(shù)量的能量能存放在柵電容上的速度來決定的能量的傳送越快（或者說功耗越大）則門越快引論.471.3.4功耗和能耗設(shè)計(jì)電路的功耗決定了每個(gè)操作消耗多少對于給定的工藝和門的拓?fù)浣Y(jié)構(gòu)，功耗和延時(shí)的乘積一般為一常數(shù)。功耗-延時(shí)積(PDP)----門的每次開關(guān)事件所消耗的能量一個(gè)理想的門應(yīng)當(dāng)快速且?guī)缀醪幌哪芰?，所以最后的質(zhì)量評價(jià)為能量-延時(shí)積(EDP)=功耗-延時(shí)積2例題1.7一階RC網(wǎng)絡(luò)的能量損耗由信號(hào)源傳送的總能量（從過渡開始到結(jié)束）：Ein=CV2在過渡結(jié)束時(shí)所傳送的能量中有多少存儲(chǔ)在電容器上：EC=CV2/2RCvinvout引論.48對于給定的工藝和門的拓?fù)浣Y(jié)構(gòu)，功耗和延時(shí)的乘積一般為一常數(shù)。END引論.49END引論.49數(shù)字集成電路設(shè)計(jì)

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第1章引論許曉琳(xu.xiaolin@163.com)合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院數(shù)字集成電路設(shè)計(jì)

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第1章引論許曉琳(xu.課程教材DigitalIntergratedCircuits—

ADesignPerspective(2ndEdition)J.M.Rabaey等著清華大學(xué)出版社影印版數(shù)字集成電路—

電路、系統(tǒng)與設(shè)計(jì)(第二版)周潤德等譯電子工業(yè)出版社中文版引論.51課程教材DigitalIntergratedCircui課程內(nèi)容基礎(chǔ)部分?jǐn)?shù)字集成電路介紹（第一章）CMOS器件（第三章、第四章）電路部分CMOS反相器（第五章）CMOS組合邏輯單元（第六章）CMOS時(shí)序邏輯單元（第七章）系統(tǒng)部分時(shí)序（第十章）和互連安排（第九章）算術(shù)邏輯運(yùn)算單元（第十一章）存儲(chǔ)器和可編程邏輯陣列（第十二章）設(shè)計(jì)方法學(xué)（第八章）引論.52課程內(nèi)容基礎(chǔ)部分引論.3參考教材CMOS超大規(guī)模集成電路設(shè)計(jì)(第三版)N.H.E.Weste等著中國電力出版社中文版引論.53參考教材CMOS超大規(guī)模集成電路設(shè)計(jì)(第三版)引論.4本章重點(diǎn)數(shù)字電路設(shè)計(jì)進(jìn)展數(shù)字電路設(shè)計(jì)中有待解決的問題如何衡量設(shè)計(jì)質(zhì)量引論.54本章重點(diǎn)數(shù)字電路設(shè)計(jì)進(jìn)展引論.51.1歷史回顧世界上已知的第一個(gè)自動(dòng)計(jì)算器——Babbage的DifferenceEngineI(1832)的工作部件25000個(gè)機(jī)械部件總成本為17470英鎊引論.551.1歷史回顧世界上已知的第一個(gè)自動(dòng)計(jì)算器——BabbaENIAC——第一臺(tái)完整的計(jì)算機(jī)80英尺長，8.5英尺高以及幾英尺寬，并含有18000個(gè)真空管引論.56ENIAC——第一臺(tái)完整的計(jì)算機(jī)引論.7第一個(gè)晶體管，Bell實(shí)驗(yàn)室，1947引論.57第一個(gè)晶體管，Bell實(shí)驗(yàn)室，1947引論.8晶體管的三位發(fā)明人：肖克利（W.Schokley）巴?。↗.Bardeen）布拉頓（W.Brattain）

獲得1956年Nobel物理獎(jiǎng)引論.58晶體管的三位發(fā)明人：引論.9第一個(gè)集成電路，JackKilby，德州儀器，1958引論.59第一個(gè)集成電路，JackKilby，德州儀器，1958引論集成電路的發(fā)明人：基爾比（JackKilby）

獲得2000年Nobel物理獎(jiǎng)引論.60集成電路的發(fā)明人：引論.111969年，法庭判決基爾比和諾伊斯為集成電路的共同發(fā)明人，集成電路的專利權(quán)屬于基爾比，集成電路內(nèi)部連接技術(shù)的專利屬于諾伊斯引論.611969年，法庭判決基爾比和諾伊斯為集成電路的共同發(fā)明人，集晶體管革命TTL1947年：晶體管（Bardeen/BellLab）1949年：雙極型晶體管（Schockley）1956年：數(shù)字邏輯門（Harris）1960年：商用IC邏輯門（Fairchild）1962年：TTL系列（Beeson/Fairchild）1974年：ECL高速系列（Masaki）1972年：I2L低功耗高密度系列（Hart）功耗/集成度——雙極型讓位于MOS引論.62晶體管革命TTL功耗/集成度——雙極型讓位于MOS引論.1晶體管革命MOS1925年：IGFET（Lilienfeld）缺乏對材料的了解和柵穩(wěn)定性問題1963年：CMOS邏輯門（Wanlass）工藝復(fù)雜性1970年：PMOS計(jì)算器1970年：NMOS存儲(chǔ)器高密度：4Kbit1972/74年：NMOS微處理器高速：Intel4004/8080功耗——NMOS讓位于CMOS引論.63晶體管革命MOS功耗——NMOS讓位于CMOS引論.14集成電路的概念I(lǐng)ntegratedCircuit，縮寫IC通過一系列特定的加工工藝，將晶體管、二極管等有源器件、電容和電阻等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能引論.64集成電路的概念I(lǐng)ntegratedCircuit，縮寫ICVddABOut集成電路集成電路的內(nèi)部電路引論.65VddABOut集成電路集成電路的內(nèi)部電路引論.16集成電路的分類劃分依據(jù)分類結(jié)構(gòu)雙極型（NPN/PNP）、MOS型（PMOS/NMOS/CMOS)、BIMOS型（BiMOS/BiCMOS）規(guī)模SSI、MSI、LSI（Small、Medium、Large）VLSI（VeryLargeScaleIC：超大）ULSI（UltraLargeScaleIC：特大）GSI（GiganticScaleIC：巨大）功能數(shù)字IC（組合/時(shí)序）模擬IC（線性/非線性）模數(shù)混合IC應(yīng)用領(lǐng)域通用IC、專用IC引論.66集成電路的分類劃分依據(jù)分類結(jié)構(gòu)雙極型（NPN/PNP）、MO劃分集成電路規(guī)模的標(biāo)準(zhǔn)類型數(shù)字集成電路模擬集成電路MOSIC雙極ICSSI<100<100<30MSI100~1000100~50030~100LSI103~105500~2000100~300VLSI105~107>2000>300ULSI107~109GSI>109*每塊集成電路芯片中包含的元器件數(shù)目叫做集成度引論.67劃分集成電路規(guī)模的標(biāo)準(zhǔn)類型數(shù)字集成電路模擬集成電路MOSI1.2數(shù)字IC設(shè)計(jì)中的問題Electronics,April19,1965.摩爾定律1965年，GordonMoore預(yù)言單個(gè)芯片上晶體管的數(shù)目每18到24個(gè)月翻一番。(隨時(shí)間呈指數(shù)增長)引論.681.2數(shù)字IC設(shè)計(jì)中的問題Electronics,摩爾定A.邏輯IC復(fù)雜程度的趨勢B.存儲(chǔ)器復(fù)雜程度的趨勢圖1.2邏輯IC和存儲(chǔ)器集成復(fù)雜程度隨時(shí)間發(fā)展的趨勢引論.69A.邏輯IC復(fù)雜程度的趨勢圖1.3微處理器晶體管數(shù)目的增長歷史引論.70圖1.3微處理器晶體管數(shù)目的增長歷史引論.21圖1.421世紀(jì)初期微處理器性能的發(fā)展趨勢引論.71圖1.421世紀(jì)初期微處理器性能的發(fā)展趨勢引論.22A.4004微處理器B.Pentium4微處理器圖1.5Intel4004(1971)和奔騰4(2000)微處理器設(shè)計(jì)方法的比較設(shè)計(jì)方法的比較引論.72A.4004微處理器n+n+SGD+DEVICECIRCUITGATEMODULESYSTEM數(shù)字電路設(shè)計(jì)的抽象層次抽象即在每一個(gè)設(shè)計(jì)層次上，一個(gè)復(fù)雜模塊的內(nèi)部細(xì)節(jié)可以被抽象化并用一個(gè)黑匣子或模型來代替。這一模型含有用來在下一層次上處理這一模塊所需要的所有信息。引論.73n+n+SGD+DEVICECIRCUITGATEMODUL例題1.1時(shí)鐘對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)φ(V)t(nsec)(a)

理想時(shí)鐘波形寄存器寄存器Outφ時(shí)鐘偏差φ’(b)

兩個(gè)串聯(lián)的寄存器δ時(shí)鐘偏差時(shí)間3210Out’Out(c)

模擬得到的波形3210V(伏特)V(伏特)引論.74例題1.1時(shí)鐘對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)φ(V)t(nsec)(例題1.2電源分布網(wǎng)絡(luò)對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)功能塊A功能塊B功能塊A功能塊BA.布線通過功能塊B.布線繞過功能塊引論.75例題1.2電源分布網(wǎng)絡(luò)對系統(tǒng)設(shè)計(jì)的挑戰(zhàn)功能塊A功能塊B功1.3數(shù)字設(shè)計(jì)的質(zhì)量評價(jià)集成電路的成本功能性和穩(wěn)定性性能功耗和能耗為了保證整個(gè)設(shè)計(jì)層次中定義的一致性，我們采用了從下而上的設(shè)計(jì)方法：從定義一個(gè)簡單反相器基本的質(zhì)量評定標(biāo)準(zhǔn)開始，并逐漸將它們擴(kuò)展到如邏輯門、模塊和芯片這些更為復(fù)雜的功能引論.761.3數(shù)字設(shè)計(jì)的質(zhì)量評價(jià)集成電路的成本引論.271.3.1IC的成本固定成本（非重復(fù)性費(fèi)用）與銷售量無關(guān)設(shè)計(jì)所花費(fèi)的時(shí)間和人工受設(shè)計(jì)復(fù)雜性、設(shè)計(jì)技術(shù)難度以及設(shè)計(jì)人員產(chǎn)出率的影響對于小批量產(chǎn)品，起主導(dǎo)作用可變成本（重復(fù)性費(fèi)用）與產(chǎn)品的產(chǎn)量成正比直接用于制造產(chǎn)品的費(fèi)用包括產(chǎn)品所用部件的成本、組裝費(fèi)用以及測試費(fèi)用引論.771.3.1IC的成本固定成本（非重復(fù)性費(fèi)用）引論.28單個(gè)芯片F(xiàn)rom圖1.9已完成的圓片。每個(gè)小方塊代表一個(gè)芯片引論.78單個(gè)芯片F(xiàn)rom圖1.例題1.3芯片成品率假設(shè)有一個(gè)12英寸的圓片，芯片尺寸為2.5cm2，1個(gè)缺陷/cm2，α=3。確定該CMOS工藝生產(chǎn)的成品率。本例中有252個(gè)功能可能合格的芯片，芯片成品率為16％。說明：面積小是一個(gè)數(shù)字邏輯門希望具有的特性簡單化和規(guī)則化是成本要求嚴(yán)格的設(shè)計(jì)所具有的一個(gè)重要特性引論.79例題1.3芯片成品率說明：面積小是一個(gè)數(shù)字邏輯門希望具有1.3.2功能性和穩(wěn)定性噪聲–在邏輯節(jié)點(diǎn)上不希望發(fā)生的電壓和電流的變化兩條并排放置的導(dǎo)線之間耦合電容-其中一條導(dǎo)線上電壓的變化會(huì)影響相鄰導(dǎo)線上的信號(hào)耦合電感-其中一條導(dǎo)線上電流的變化會(huì)影響相鄰導(dǎo)線上的信號(hào)電源線和地線上的噪聲會(huì)影響該門的信號(hào)電平v(t)i(t)VDD說明：噪聲是數(shù)字電路工程中一個(gè)主要關(guān)注的問題。如何克服所有這些干擾是高性能數(shù)字電路設(shè)計(jì)所面臨的主要挑戰(zhàn)之一。引論.801.3.2功能性和穩(wěn)定性噪聲–在邏輯節(jié)點(diǎn)上不希望發(fā)生靜態(tài)特性一個(gè)門的穩(wěn)態(tài)參數(shù)–靜態(tài)特性

–衡量了該電路對制造過程中發(fā)生偏差和噪聲干擾的穩(wěn)定性數(shù)字電路對邏輯（或布爾）變量進(jìn)行操作 x{0,1}把一個(gè)額定電平與每個(gè)邏輯狀態(tài)相聯(lián)系就可以把這個(gè)電壓轉(zhuǎn)變成一個(gè)離散變量：1VOHand0VOLVOH和VOL兩個(gè)電平之間的差稱為邏輯或信號(hào)擺幅VswV(y)V(x)引論.81靜態(tài)特性一個(gè)門的穩(wěn)態(tài)參數(shù)–靜態(tài)特性–衡量了該電路對制電壓傳輸特性(VTC)outinVinVoutfVOH=f(VOL)VOLVOHVout=Vin開關(guān)閾值電壓VMVOL=f(VOH)VM=f(VM)說明：VM在研究時(shí)序電路時(shí)特別有意義引論.82電壓傳輸特性(VTC)outinVinVoutfVOH可接受的高電壓和低電壓的區(qū)域分別由VIH和VIL電平來界定，它們代表了VTC增益等于-1的點(diǎn)V(x)V(y)斜率=-1斜率=-1VOHVOLVILVIH"1""0"不確定區(qū)VOHVOLVILVIHA.電壓與邏輯電平之間的關(guān)系B.VIH和VIL的定義圖1.12邏輯電平映射至電壓范圍說明：為了確保電路正確工作，穩(wěn)態(tài)信號(hào)應(yīng)當(dāng)避開不確定區(qū)引論.83可接受的高電壓和低電壓的區(qū)域分別由VIH和VIL電平來界定，噪聲容限應(yīng)當(dāng)使“0”和“1”的區(qū)間越大越好不確定區(qū)"1""0"門輸出門輸出VOHVILVOLVIH高電平噪聲容限低電平噪聲容限NMH=VOH-VIHNML=VIL-VOLGndVDDVDDGnd說明：為使一個(gè)數(shù)字電路能工作，噪聲容限應(yīng)當(dāng)大于零，并且越大越好引論.84噪聲容限應(yīng)當(dāng)使“0”和“1”的區(qū)間越大越好不確定區(qū)"1""0再生性再生性保證一個(gè)受干擾的信號(hào)在通過若干邏輯級后逐漸收斂回到額定電平中的一個(gè)。v0v1v2v3v4v5v6v0v2v1例題1.4再生性CMOS反相器鏈的模擬響應(yīng)引論.85再生性再生性保證一個(gè)受干擾的信號(hào)在通過若干邏輯級后逐漸收斂回再生性的條件一個(gè)門的VTC應(yīng)當(dāng)具有一個(gè)增益絕對值大于1的過渡區(qū)(即不確定區(qū))，該過渡區(qū)以兩個(gè)有效的區(qū)域?yàn)榻?，合法區(qū)域的增益應(yīng)當(dāng)小于1in=outin=finv(out)v0v1v2v3v4v5v6v0v1v2v3f(v)finv(v)v0v1v2v3f(v)finv(v)A.具有再生性的門B.不具有再生性的門引論.86再生性的條件一個(gè)門的VTC應(yīng)當(dāng)具有一個(gè)增益絕對值大于1的過渡抗噪聲能力噪聲容限描述的是一個(gè)電路克服噪聲源影響的能力抗噪聲能力則表明系統(tǒng)在噪聲存在的情況下正確處理和傳遞信號(hào)的能力噪聲源與信號(hào)節(jié)點(diǎn)間的傳遞函數(shù)比1要小許多。不具備這一特性的電路則對噪聲很敏感。為了研究一個(gè)門的抗噪聲能力，需要規(guī)定各個(gè)噪聲源的噪聲指標(biāo)，即分配給不同噪聲源各自所允許的噪聲大小對于好的抗噪聲能力，信號(hào)擺幅和噪聲容限必須足夠大以克服固定噪聲的影響對于內(nèi)部噪聲源的敏感性基本取決于門對噪聲的抑制能力，即比例因子gj引論.87抗噪聲能力噪聲容限描述的是一個(gè)電路克服噪聲源影響的能力引論.方向性門必須是單向的，也就是說一個(gè)輸出電平的變化不應(yīng)當(dāng)出現(xiàn)在同一電路的任何一個(gè)并未改變的輸入上實(shí)際實(shí)現(xiàn)的門不可能具有完全的單向性措施：如何將這些變化減到最小，使它們不會(huì)影響輸入信號(hào)的邏輯電平引論.88方向性門必須是單向的，也就是說一個(gè)輸出電平的變化不應(yīng)當(dāng)出現(xiàn)在扇入和扇出扇出–連接到驅(qū)動(dòng)門輸出端的負(fù)載門的數(shù)目扇出較大時(shí)，所加負(fù)載會(huì)使驅(qū)動(dòng)門的

動(dòng)態(tài)特性變差庫單元定義最大扇出數(shù)以保證其靜態(tài)

和動(dòng)態(tài)特性都滿足規(guī)定的技術(shù)要求扇入–該門輸入的數(shù)目扇入較大時(shí)，門的靜態(tài)和動(dòng)態(tài)特性都變差NM引論.89扇入和扇出扇出–連接到驅(qū)動(dòng)門輸出端的負(fù)載門的數(shù)目NM引論理想數(shù)字門在過渡區(qū)有無限大的增益門的閾值位于邏輯擺幅的中點(diǎn)高電平和低電平噪聲容限均等于這一擺幅的一半輸入和輸出阻抗分別為無窮大和零VoutVinRi=