時(shí)鐘與存儲(chǔ)器

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Clock東南大學(xué)集成電路學(xué)院湯曉東2012-08-302023/1/102Clock——數(shù)字電路的“心臟”同步、異步建立時(shí)間（Setup）保持時(shí)間（Hold）上升延遲下降延遲上升時(shí)間下降時(shí)間JitterSkew常見的時(shí)鐘布局方案時(shí)鐘樹綜合時(shí)鐘與功耗2023/1/103Clock——同步電路、異步電路

定義：同步電路：電路中所有的時(shí)鐘都是來(lái)自同一個(gè)時(shí)鐘源（包括分頻）異步電路：電路中所有的時(shí)鐘都是來(lái)自不同的時(shí)鐘源一句話加以區(qū)別：同步電路中所有的寄存器的時(shí)鐘之間具有固定的相位差；異步電路中寄存器的時(shí)鐘端之間沒有固定的相位差的！2023/1/104Clock——同步復(fù)位、異步復(fù)位

同步復(fù)位：always@(posedgeclk)Beginif（reset）q<=0;elseif……end異步復(fù)位：always@(posedgeclk,posedgereset)Beginif（reset）q<=0;elseif……end2023/1/105Clock——同步復(fù)位、異步復(fù)位

同步復(fù)位優(yōu)點(diǎn)：1.形成純同步電路2.在FPGA設(shè)計(jì)中使用同步復(fù)位對(duì)性能上的提升很明顯，異步復(fù)位的綜合頻率往往較高。缺點(diǎn)：完成寄存器的復(fù)位需要時(shí)鐘信號(hào)。同步復(fù)位需要消耗額外的資源。復(fù)位信號(hào)持續(xù)的時(shí)間必須足夠的長(zhǎng)，否則無(wú)法完成復(fù)位。異步復(fù)位優(yōu)點(diǎn)：1.電路邏輯簡(jiǎn)單，一般在ASIC的設(shè)計(jì)中會(huì)使用異步復(fù)位。2.復(fù)位無(wú)需時(shí)鐘信號(hào)的到來(lái)。缺點(diǎn)：1.容易產(chǎn)生亞穩(wěn)態(tài)（復(fù)位信號(hào)的釋放與有效的時(shí)鐘幾乎是同時(shí)到達(dá)）2.

如果異步復(fù)位邏輯樹的組合邏輯產(chǎn)生了毛刺，則毛刺的有效沿會(huì)使觸發(fā)器誤復(fù)位，造成邏輯錯(cuò)誤。2023/1/106

Clock——建立時(shí)間&保持時(shí)間鎖存器DClkQDQClktc-qtholdPWmtsutd-qT2023/1/107

Clock——建立時(shí)間&保持時(shí)間寄存器DClkQDQClktc-qtholdTtsu2023/1/108Clock——建立時(shí)間&保持時(shí)間建立時(shí)間違規(guī)：寄存器之間的組合電路的邏輯延遲過(guò)大導(dǎo)致的。2023/1/109Clock——建立時(shí)間&保持時(shí)間如何解決：在寄存器之間的組合電路中插入寄存器形成流水線充分利用Skew進(jìn)行偷時(shí)間組合邏輯的Balance邏輯優(yōu)化

2023/1/1010Clock——建立時(shí)間&保持時(shí)間保持時(shí)間違規(guī)：寄存器之間的組合邏輯延遲過(guò)?。〞r(shí)鐘的Skew大于寄存器之間的組合邏輯延遲）導(dǎo)致的。2023/1/1011Clock——建立時(shí)間&保持時(shí)間如何解決：在寄存器中間插入Buffer使得寄存器之間的組合邏輯延遲足夠大2023/1/1012Clock——上升延遲&下降延遲邏輯門延遲：tp=(tpHL+tpLH)/22023/1/1013Clock——上升時(shí)間&下降時(shí)間2023/1/1014Clock——Skew&jitter2023/1/1015Clock——Skew&jitterClkClktSKtJS2023/1/1016Clock——SkewSkew：時(shí)鐘漂移，是時(shí)鐘源到達(dá)所有寄存器的時(shí)鐘端口的延遲不同造成的。clockskew（時(shí)鐘漂移），由于clocktree上的load不完全匹配（也不可能完全匹配）或physicaldesign(P&R)等原因，導(dǎo)致clock到達(dá)各個(gè)Flip-Flop的時(shí)間不一致，而這種時(shí)間上的偏差，通常是稱之為clockskew，clockskew對(duì)于某一個(gè)確定的模塊或完成physicaldesign來(lái)說(shuō)是固定存在的，其值也是固定的（前一個(gè)clockcycle上，兩個(gè)FF之間的clockskew和后一個(gè)clockcycle上的是一樣的），所以，只要在設(shè)計(jì)中考慮這個(gè)，就可以避免，甚至可以利用clockskew來(lái)”偷時(shí)間”2023/1/1017Clock——JitterJitter：時(shí)鐘抖動(dòng)，連續(xù)的時(shí)鐘信號(hào)在時(shí)間上的偏差clockjitter（時(shí)鐘抖動(dòng)），由于PLL的phaselock出現(xiàn)不確定因素問題，從而導(dǎo)致clock在某個(gè)時(shí)間點(diǎn)出現(xiàn)了偏差，從而導(dǎo)致到達(dá)兩個(gè)FF的時(shí)鐘有偏差。clockjitter與clockskew不一樣就在于它是不確定的，不是每個(gè)clockcycle都存在，出現(xiàn)的時(shí)間點(diǎn)也不確定，在設(shè)計(jì)中無(wú)法避免它能帶來(lái)的影響，通常只能在設(shè)計(jì)中留有一定的margin2023/1/1018Clock——Skew時(shí)序約束Skew和Jitter的時(shí)序約束2023/1/1019Clock——Skew時(shí)序約束正Skew：邏輯信號(hào)的走向與時(shí)鐘的走向是同一個(gè)方向2023/1/1020Clock——Skew時(shí)序約束負(fù)Skew：邏輯信號(hào)的走向與時(shí)鐘的走向是相反地方向2023/1/1021Clock——Skew時(shí)序約束Minimumcycletime:T+=tc-q+tsu+tlogic建立時(shí)間約束2023/1/1022Clock——Skew時(shí)序約束保持時(shí)間約束Holdtimeconstraint:t(c-q,cd)+t(logic,cd)>thold+2023/1/1023Clock——常見的時(shí)鐘布局方案HTreeBalanceTree2023/1/1024Clock——時(shí)鐘樹綜合切記：時(shí)鐘樹綜合一定是在后端的版圖工具中完成的（如Astro，ICC），而不是在邏輯綜合種完成的。（復(fù)位，使能信號(hào)同樣如此）。所以：在DesignCopiler中，也就經(jīng)常看見一條命令：create_clock-nameclk_50M-period[expr1.0/50*1000][get_portsclk_50M]Set_ideal_networkclk_50MSet_drive0clk_50M對(duì)于像時(shí)鐘這樣的高扇出（highfanout）網(wǎng)絡(luò)，DC是不會(huì)去做檢查的！2023/1/1025Clock——時(shí)鐘與功耗設(shè)計(jì)中增加使能信號(hào)，在系統(tǒng)處于非工作狀態(tài)時(shí)保持低功耗狀態(tài)基于邏輯門的門控時(shí)鐘

基于寄存器的門控時(shí)鐘容易產(chǎn)生毛刺不容易產(chǎn)生毛刺2023/1/1026存儲(chǔ)器——數(shù)字電路的“大腦”

FIFO跨時(shí)鐘域之間進(jìn)行數(shù)據(jù)的傳輸和同步LIFO一般用于MCU中的堆棧的設(shè)計(jì)RAM一般用于MCU中的“內(nèi)存條”，如單片機(jī)中Dual