第三講可編程邏輯器件

可編程邏輯器件1GAL:GenericArrayLogic通用陣列邏輯相關專業(yè)名詞EDA：ElectronicDesignAutomation電子設計自動化PLD：ProgrammableLogicDevice可編程邏輯器件CPLD：ComplexProgrammableLogicDevice復雜可編程邏輯器件EPLD：ErasableProgrammableLogicDevice可擦除可編程邏輯器件FPGA：FieldProgrammableGateArray現場可編程門陣列VHDL：VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage

超高速集成電路硬件描述語言ASIC：ApplicationSpecificIntegratedCircuit特定用途集成電路VerilogHDL:??2可編程邏輯器件的定義邏輯器件：用來實現某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎上可實現復雜的時序和組合邏輯功能?？删幊踢壿嬈骷≒LD－－ProgrammableLogicDevice）：器件的功能不是固定不變的，而是可根據用戶的需要而進行改變，即由編程的方法來確定器件的邏輯功能。3數字電路課程的回顧使用中、小規(guī)模器件設計電路（74、54系列）編碼器（74LS148）譯碼器（74LS138）比較器（74LS85）計數器（74LS193）移位寄存器（74LS194）多路選擇器（74LS153）………4數字電路課程的回顧采用中小規(guī)模器件的局限電路板面積很大，芯片數量很多，功耗很大，可靠性低－－提高芯片的集成度設計比較困難－－能方便地發(fā)現設計錯誤電路修改很麻煩－－提供方便的修改手段PLD器件的出現改變了這一切5PLD出現的背景電路集成度不斷提高SSIMSILSIVLSI計算機技術的發(fā)展使EDA技術得到廣泛應用設計方法的發(fā)展自下而上自上而下用戶需要設計自己需要的專用電路專用集成電路（ASIC－ApplicationSpecificIntegratedCircuits）開發(fā)周期長，投入大，風險大可編程器件PLD：開發(fā)周期短，投入小，風險小6標準單元（StandardCell）通常ASIC特指門陣列（GateArray）可編程邏輯器件（ProgrammableLogicDevice，PLD）ASIC全定制（FullCustomDesignIC）廠商直接做出如：CPU廠商做出半成品半定制（Semi-CustomDesignIC）IC特殊應用用戶定制7PLD器件的優(yōu)點集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進的開發(fā)工具提供語言、圖形等設計方法，十分靈活通過仿真工具來驗證設計的正確性可以反復地擦除、編程，方便設計的修改和升級靈活地定義管腳功能，減輕設計工作量，縮短系統開發(fā)時間保密性好8管腳數目：208個電源：3.3V（I/O）2.5V（內核）速度250MHz內部資源4992個邏輯單元10萬個邏輯門49152bit的RAMCPLD舉例：EP1K100OC208-19FPGA舉例：

EP2C70F896C6管腳：BGA896（用戶622）電壓：1.2V速度：260MHZ內部資源：68,416LEs250M4KRAMblocks1,152,000totalRAMbits150embeddedmultipliers4PLLs10可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件PAL器件GAL器件FPGA器件EPLD器件CPLD器件內嵌復雜功能模塊的SOPC11PLD的發(fā)展趨勢向高集成度、高速度方向進一步發(fā)展最高集成度已達到400萬門向低電壓和低功耗方向發(fā)展，5V3.3V2.5V1.8V更低內嵌多種功能模塊RAM，ROM，FIFO，DSP，CPU向數、模混合可編程方向發(fā)展12大的PLD生產廠家最大的PLD供應商之一FPGA的發(fā)明者，最大的PLD供應商之一ISP技術的發(fā)明者提供軍品及宇航級產品13PLD器件的分類－－按集成度低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經有超過400萬門的器件EPLD,CPLD,FPGA可用于設計大規(guī)模的數字系統集成度高，甚至可以做到SOC（SystemOnaChip）14按集成度(PLD)分類15PLD器件的分類－－按結構特點基于與或陣列結構的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門陣列結構的器件－－單元型FPGA16PLD器件的分類－－按編程工藝

熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設計初期階段不靈活SRAM－－大多數公司的FPGA器件可反復編程，實現系統功能的動態(tài)重構每次上電需重新下載，實際應用時需外掛EEPROM用于保存程序EEPROM－－大多數CPLD器件可反復編程不用每次上電重新下載，但相對速度慢，功耗較大17任何組合電路都可表示為其所有輸入信號的最小項的和或者最大項的積的形式。時序電路包含可記憶器件（觸發(fā)器），其反饋信號和輸入信號通過邏輯關系再決定輸出信號。與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數反饋輸入信號輸出既可以是低電平有效，又可以是高電平有效。可由或陣列直接輸出，構成組合電路輸出；通過寄存器輸出，構成時序方式輸出?？芍苯虞敵鲆部煞答伒捷斎隤LD的基本結構18

(a)PLD輸入緩沖器;(b)與門;(c)與門在PLD中的表示方法；

(d)或門(e)或門在PLD中的表示方法；(f)四個乘積項的或門PLD采用的邏輯符號19PROM結構與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數量n的增加成2n指數級增長。因此PROM一般只用于數據存儲器，不適于實現邏輯函數。EPROM和EEPROM地址輸入數據輸出地址譯碼器20用PROM實現組合邏輯電路功能實現的函數為：固定連接點（與）編程連接點（或）21PLA結構PLA的內部結構在簡單PLD中有最高的靈活性，兩個陣列均可編程。22PAL結構與陣列可編程使輸入項增多，或陣列固定使器件簡化。或陣列固定明顯影響了器件編程的靈活性23AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用PAL實現全加器24GAL結構GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（OLMC）代替固定的或陣列?？梢詫崿F時序電路。時鐘輸入OLMC可編程與陣列25GAL器件的OLMC

OutputLogicMacroCell每個OLMC包含：或門異或門：控制輸出信號的極性D觸發(fā)器：適合設計時序電路4個多路選擇器輸出三態(tài)緩沖選擇反饋信號選擇第一乘積項選擇輸出鎖存選擇26CPLD內部結構（Altera的MAX7000S系列）邏輯陣列模塊I/O單元連線資源每個邏輯陣列模塊（LAB）中包含多個宏單元，每個宏單元含有一個可編程的與陣列和固定的或陣列及可配置的寄存器等。27宏單元內部結構乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器2829MAX7000系列器件的I/O控制模塊

I／O控制塊允許每個I／O引腳單獨被配置為輸入、輸出或雙向工作方式。所有I／O引腳都有一個三態(tài)緩沖器，三態(tài)緩沖器的使能控制信號來自一個4選1多路選擇器，通過它可以選擇使用兩個全局的輸出使能信號之一，或者是地(GND)電平，或者是電源(VCC)電平作為三態(tài)緩沖器的使能信號。

30可編程連線陣列在各個邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號連接的網絡CPLD中一般采用固定長度的線段來進行連接，因此信號傳輸的延時是固定的，使得時間性能容易預測。31MAX7000系列器件的PIA

器件上的所有的LAB是通過在可編程互連陣列(PIA)上布線，以相互連接構成所需的邏輯。PIA這個全局總線是一種可編程的通道，它可以把器件中任何信號源連接到任何一個目的地。器件中的所有專用輸入、I/O引腳和邏輯宏單元輸出都連接到PIA，而由PIA將這些信號傳送到器件的各個地方。只有每個LAB各自需要的信號才布置從PIA到LAB的連線。32FPGA結構原理圖內部結構稱為LCA（LogicCellArray）由三個部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內部連線（PIC）IOBCLB包含多個邏輯單元PIC33alteraFLEX/ACEX芯片的內部結構

34LE內部結構3536查找表的基本原理實際邏輯電路LUT的實現方式

a,b,c,d輸入邏輯輸出地址RAM中存儲的內容00000000000001000010....0...01111111111N個輸入的邏輯函數需要2的N次方的容量的SRAM來實現，一般多個輸入的查找表采用多個邏輯塊級連的方式37查找表的基本原理N個輸入的邏輯函數需要2的N次方的容量的SRAM來實現，一般多于輸入的查找表采用多個邏輯塊級連的方式38FPGA中的嵌入式陣列（EAB）可靈活配置的RAM塊用途實現比較復雜的函數的查找表，如正弦、余弦等?？蓪崿F多種存儲器功能，如RAM，ROM，雙口RAM，FIFO，Stack等靈活配置方法：256×8，也可配成512×439CycloneⅡ器件介紹器件EP5EP8EP20EP35EP50EP70邏輯單元4608825618752332163052868416M4KRAM塊（4KB＋512校驗比特）263652105129250總比特數1198081658882396164838405944321152000嵌入18×18位乘法器1318263586150PLLs224444最多用戶管I/O腳142182315475450622差分通道5575125200192275CycloneⅡ系列器件特性參數

CycloneⅡ是Altera公司在第一代Cyclone系列的基礎上開發(fā)的一款低成本、高性價比的FPGA。采用了全銅層90nm低k絕緣工藝，1.2VSRAM工藝設計，在300nm園晶片上生產。提供了4608～68416個邏輯單元（LE），并具有一整套最佳的功能，包括18×18位乘法器、專用外部存儲接口電路、4K位嵌入式存儲塊、鎖相環(huán)（PLL）和高速差分I/O等功能。402.3.3CycloneⅡ器件介紹（續(xù)）封裝尺寸/nm×nmEP5EP8EP20EP35EP50EP70144-pinTQFP/16×168985208-pinPQFP/30.6×30.6142138256-pinFineLineBGA/17pinFineLineBGA/23×23315322294672-pinFineLineBGA/27×27475450422896-pinFineLineBGA/31×31622表2.4CycloneⅡ器件封裝和最多用戶I/O管腳數配置器件支持CycloneⅡ器件EP5EP8EP20EP35EP50EP70EPCS1是EPCS4是是是EPCS16是是是是是是EPCS64是是是是是是表2.5CycloneⅡFPGA的專用配置器件41CPLD與FPGA的區(qū)別CPLDFPGA內部結構基于乘積項基于查找表（LUT）程序存儲內部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密42FPGA與CPLD的區(qū)別（一）FPGA采用SRAM進行功能配置，可重復編程，但系統掉電后，SRAM中的數據丟失。因此，需在FPGA外加EPROM，將配置數據寫入其中，系統每次上電自動將數據引入SRAM中。CPLD器件一般采用EEPROM存儲技術，可重復編程，并且系統掉電后，EEPROM中的數據不會丟失，適于數據的保密。易失性與非易失性43FPGA與CPLD的區(qū)別（二）FPGA器件含有豐富的觸發(fā)器資源，易于實現時序邏輯，如果要求實現較復雜的組合電路則需要幾個CLB結合起來實現。CPLD的與或陣列結構，使其適于實現大規(guī)模的組合功能，但觸發(fā)器資源相對較少。44FPGA與CPLD的區(qū)別（三）FPGA為細粒度結構，CPLD為粗粒度結構。FPGA內部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應用，且宏單元之間主要通過高速數據通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。45FPGA與CPLD的區(qū)別（四）FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結構利用具有同樣長度的一些金屬線實現邏輯單元之間的互連。連續(xù)式互連結構消除了分段式互連結構在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。46可編程邏輯器件的編程與配置大規(guī)?？删幊踢壿嬈骷木幊毯团渲霉に嚕夯贓EPROM或Flash技術的編程工藝

這種工藝的優(yōu)點是掉電后編程信息不會丟失，但編程次數有限，編程速度不快?；赟RAMLUT的編程工藝

信息是保持在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，需要重新載入編程信息。因此該類器件中的編程一般稱之為配置（Configure），可配制的次數幾乎是無限