《超大規(guī)模集成電路設(shè)計(jì)導(dǎo)論》第1章：概論

VLSI設(shè)計(jì)導(dǎo)論

清華大學(xué)計(jì)算機(jī)系

2023/1/131

集成電路與計(jì)算機(jī)

Design

Manufacture

Testing

Packaging

EDAToolsComputer2023/1/132

第一章概論

第一節(jié)引言信息產(chǎn)業(yè)值占國(guó)民經(jīng)濟(jì)總值的40%~60%是支柱微電子工業(yè)是國(guó)民經(jīng)濟(jì)信息化的基石集成電路是微電子技術(shù)的核心

2023/1/1331948年，美國(guó)貝爾實(shí)驗(yàn)室發(fā)明了點(diǎn)接觸晶體管1949年，肖克利（W.Shockley）提出結(jié)型晶體管的設(shè)想1951年，制成了第一枚面結(jié)型的晶體管1930年，利利費(fèi)爾德（Lillienfenld)和海爾(Heil)提出了利用半導(dǎo)體表面場(chǎng)效應(yīng)原理制造固體放大器40年代末，肖克利（W.Shockley）和皮爾遜（G.L.Pearson）研究了這個(gè)問(wèn)題。1960年，卡恩格（D.Kanng)和阿塔納（M.M.Atalla）用熱氧化硅結(jié)構(gòu)制造了第一枚絕緣柵MOS晶體管。2023/1/1341952年，英國(guó)科學(xué)家達(dá)默提出電路集成化的最初設(shè)想。1959年，美國(guó)得克薩斯儀器公司的一位工程師基爾比，按照上述設(shè)想，制成了世界上第一塊集成電路。1959年，美國(guó)仙童公司赫爾尼等人發(fā)明的“平面工藝”，被移到集成電路的制作中，使集成電路很快從實(shí)驗(yàn)室研制階段進(jìn)入工業(yè)生產(chǎn)階段。1959年，得克薩斯儀器公司首先宣布建成世界上第一條集成電路生產(chǎn)線。1962年，世界上出現(xiàn)了第一塊集成電路正式商品，這預(yù)示著第三代電子器件已正式登上電子學(xué)舞臺(tái)。2023/1/135一、集成電路的發(fā)展自從1959年集成電路誕生以來(lái)，經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）的發(fā)展過(guò)程，目前已進(jìn)入超大規(guī)模（VLSI）和甚大規(guī)模集成電路（ULSI）階段，進(jìn)入片上系統(tǒng)（SOC)的時(shí)代。第一代16位的8086芯片中，共容納了約2.8萬(wàn)個(gè)晶體管。32位以上的586級(jí)計(jì)算機(jī)微處理器，如“奔騰”芯片內(nèi)的晶體管數(shù)目則高達(dá)500萬(wàn)以上。目前一個(gè)芯片已經(jīng)可以集成上億個(gè)晶體管。目前商業(yè)化半導(dǎo)體芯片的線寬為0.09~0.13μm，今后發(fā)展的趨勢(shì)是0.065μm甚至0.045μm以下。

2023/1/136Moore’sLawandFutureICTechnologiesMooreLaw---芯片集成度每18個(gè)月將翻一番。---至少還會(huì)適用15年!(firstpublishedin1965)1997NationalTechnologyRoadmapforSemiconductors2023/1/137

集成電路的發(fā)展特點(diǎn)九十年代以來(lái)，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)、深亞微米(小于0.5微米)到超深亞微米或納米(小于0.25微米)。其主要特點(diǎn)：特征尺寸越來(lái)越小芯片面積越來(lái)越大單片上的晶體管數(shù)越來(lái)越多時(shí)鐘頻率越來(lái)越高電源電壓越來(lái)越低布線層數(shù)越來(lái)越多

I/O引線越來(lái)越多2023/1/138

表1發(fā)展規(guī)劃代次的指標(biāo)年份

199719992001200320062009 2012最小線寬

0.25

0.18

0.15

0.13

0.10

0.07

0.01(μm）DRAM容量256M1G1G~4G4G16G64G256G

每片晶體管數(shù)11

21

40

76

200

520

1400（M）

芯片尺寸300440385430520620750 (平方毫米）

頻率(兆赫）750120014001600200025003000

金屬化層層數(shù)

66-77 7 7-88-99

最低供電電壓

1.8-2.5

11.5-1.8

1.2-1.5

1.2-1.5

0.9-1.2

0.6-0.9

0.5-0.6（v）

最大晶圓直徑

200300

300

300

300

450

450

（mm）2023/1/139

工藝特征尺寸2023/1/1310

單個(gè)芯片上的晶體管數(shù)2023/1/1311

芯片面積2023/1/1312

電源電壓

2023/1/1313

金屬布線層數(shù)2023/1/1314

時(shí)鐘頻率2023/1/1315集成電路朝著幾個(gè)方向發(fā)展：一是在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開(kāi)發(fā)超高速、超高集成度的電路。二是迅速、全面地利用已達(dá)到的或已成熟的工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)和測(cè)試技術(shù)等發(fā)展各種專(zhuān)用集成電路（ASIC）。三是開(kāi)發(fā)產(chǎn)品的電路規(guī)模增加。四是開(kāi)發(fā)產(chǎn)品的復(fù)雜程度加深。五是開(kāi)發(fā)產(chǎn)品的上市時(shí)限緊迫。

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器件及互連線延遲00.511.522.533.54199719992001200320062009延遲值(ns)器件內(nèi)部延遲2厘米連線延遲（優(yōu)化）2厘米連線延遲（未優(yōu)化）2厘米連線延遲約束2023/1/1317

市場(chǎng)窗口

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世界集成電路產(chǎn)業(yè)發(fā)展現(xiàn)狀世界集成電路加工工藝水平為0.13微米，正在向0.09微米過(guò)渡。系統(tǒng)芯片（SOC）正在成為集成電路產(chǎn)品的主流。超大規(guī)模集成電路IP復(fù)用（IPReuse）水平日益提高。集成電路設(shè)計(jì)業(yè)、制造業(yè)、封裝業(yè)三業(yè)并舉，相對(duì)游離。設(shè)計(jì)能力滯后于制造工藝，設(shè)計(jì)工具落后于設(shè)計(jì)水平。2023/1/1319二、集成電路設(shè)計(jì)與EDA軟件工具集成電路產(chǎn)業(yè)是以市場(chǎng)、設(shè)計(jì)、制造、應(yīng)用為主要環(huán)節(jié)的系統(tǒng)工程。設(shè)計(jì)是連接市場(chǎng)和制造之間的橋梁，是集成電路產(chǎn)品開(kāi)發(fā)的入口。成功的產(chǎn)品來(lái)源于成功的設(shè)計(jì)。成功的設(shè)計(jì)取決于優(yōu)秀的設(shè)計(jì)工具。

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IC設(shè)計(jì)的發(fā)展設(shè)計(jì)附屬于制造，手工設(shè)計(jì)。設(shè)計(jì)業(yè)獨(dú)立，F(xiàn)abless，DesignHouse。設(shè)計(jì)追求時(shí)間和成品率。SOC+IP+VDSM+大規(guī)模的設(shè)計(jì)。2023/1/1321

2023/1/1322集成電路計(jì)算機(jī)輔助設(shè)計(jì)的發(fā)展70年代，第一代的ICCAD系統(tǒng)為IC設(shè)計(jì)師提供方便的版圖編輯、設(shè)計(jì)驗(yàn)證和數(shù)據(jù)轉(zhuǎn)換等功能。80年代，ICCAD技術(shù)進(jìn)入了第二代，為設(shè)計(jì)師提供了方便的原理圖編輯、仿真和物理版圖的布圖、驗(yàn)證功能。90年代，ICCAD技術(shù)進(jìn)入了第三代，包括有系統(tǒng)級(jí)的設(shè)計(jì)及驗(yàn)證工具。目前，第四代ICCAD工具―EDA工具正在研發(fā)中，主要是面向VDSM工藝、IP核復(fù)用和SOC設(shè)計(jì)。

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ICCAD的發(fā)展第一代：七十年代以Applicon,Calma,CompterVision為代表的版圖編輯+DRC。第二代：八十年代以Mentor,Daisy,Valid為代表的ICCAD系統(tǒng)，原理圖輸入、模擬、分析、自動(dòng)布圖及驗(yàn)證。第三代：九十年代以Cadence,Synopsys,Avant!等為代表的EDA系統(tǒng)，包括有系統(tǒng)級(jí)的設(shè)計(jì)工具。第四代：正在研制面向VDSM+SOC+IP的新一代EDA系統(tǒng)。Cadence,Synopsys,Magma.

設(shè)計(jì)工具改進(jìn)所增加的設(shè)計(jì)能力必須超過(guò)工藝增長(zhǎng)速度，才能適應(yīng)工藝的快速發(fā)展。2023/1/1324目前EDA面臨的關(guān)鍵問(wèn)題：（1）設(shè)計(jì)方法學(xué)的研究：理論和設(shè)計(jì)流程。（2）IP核的復(fù)用技術(shù)。（3）功耗、噪聲和電遷移的分析工具。（4）超深亞微米的布圖設(shè)計(jì)工具。（5）針對(duì)大規(guī)模芯片的阻、容、感提取工具。（6）MFD可制造性設(shè)計(jì)工具。（7）復(fù)雜芯片的物理驗(yàn)證、形式驗(yàn)證工具。（8）確認(rèn)和測(cè)試工具。2023/1/1325三、VLSI設(shè)計(jì)步驟1、系統(tǒng)規(guī)范化說(shuō)明（SystemSpecification）

包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等等。2、功能設(shè)計(jì)及描述（FunctionDesign）

將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)并用VHDL等硬件描述語(yǔ)言描述出來(lái)。3、寄存器傳輸級(jí)設(shè)計(jì)（RTLDesign）

將系統(tǒng)功能結(jié)構(gòu)化，確定系統(tǒng)的時(shí)序，給出系統(tǒng)的狀態(tài)圖及各子模塊之間的數(shù)據(jù)流圖。4、邏輯設(shè)計(jì)（LogicDesign）

通常以文本、原理圖、邏輯圖表示設(shè)計(jì)結(jié)果，有時(shí)也采用布爾表達(dá)式來(lái)表示設(shè)計(jì)結(jié)果。2023/1/13264、電路設(shè)計(jì)（CircuitDesign）

電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。5、物理設(shè)計(jì)（Ph