DEDA技術(shù)實(shí)現(xiàn)編碼器Verilog

數(shù)字部分第一次課程一、本學(xué)期課程安排三、本次課程實(shí)驗(yàn)內(nèi)容二、使用ISE工具進(jìn)行EDA設(shè)計(jì)的方法四、Verilog基礎(chǔ)語法（自學(xué)）五、BASYS2開發(fā)板說明（自學(xué)）本學(xué)期課程安排周課程內(nèi)容基本要求（平時(shí)成績*80%）計(jì)劃學(xué)時(shí)提高要求（平時(shí)成績*20%）學(xué)生實(shí)驗(yàn)學(xué)時(shí)(64學(xué)時(shí))71.用EDA技術(shù)實(shí)現(xiàn)編碼器①HDL舉例—譯碼器設(shè)計(jì)、仿真、下載(1)用

FPGA實(shí)現(xiàn)4-2線優(yōu)先編碼器

p238，驗(yàn)收4（1）用FPGA實(shí)現(xiàn)十進(jìn)制加/減可逆計(jì)數(shù)器（p285/286）4+482.邏輯門、觸發(fā)器①實(shí)驗(yàn)任務(wù)（*555應(yīng)用自學(xué)）②集成邏輯門(LED的接法)③數(shù)字電路的安裝與測(cè)試技術(shù)1.OC門（P145）2.2-4線譯碼器+觸發(fā)器流水燈；（P163設(shè)計(jì)課題2）4

4+4944+4本學(xué)期課程安排周課程內(nèi)容基本要求（平時(shí)成績*80%）計(jì)劃學(xué)時(shí)提高要求（平時(shí)成績*20%）學(xué)生實(shí)驗(yàn)學(xué)時(shí)(64學(xué)時(shí))104.EDA多功能數(shù)字鐘（8+4學(xué)時(shí)）①設(shè)計(jì)任務(wù)與要求（P285設(shè)計(jì)課題4）②HDL分層次、分模塊的設(shè)計(jì)舉例—60或者100進(jìn)制計(jì)數(shù)器設(shè)計(jì)、仿真、下載（演示）（1）用EDA技術(shù)設(shè)計(jì)多功能數(shù)字鐘（p198/286）能顯示小時(shí)、分鐘、秒鐘（時(shí)、分用顯示器，秒用LED）能調(diào)整小時(shí)、分鐘的時(shí)間4（1）任意鬧鐘；（2）小時(shí)為12/24進(jìn)制可切換（3）報(bào)正點(diǎn)數(shù)（幾點(diǎn)鐘LED閃爍幾下）411EDA多功能數(shù)字鐘驗(yàn)收EDA多功能數(shù)字鐘驗(yàn)收4412集成計(jì)數(shù)器（4+4學(xué)時(shí)）設(shè)計(jì)要求及思路（兩個(gè)實(shí)驗(yàn)，選做一個(gè)（分單雙號(hào)），要求：上學(xué)期實(shí)驗(yàn)成績?cè)?5分以上者，必須選實(shí)驗(yàn)2）籃球24秒或數(shù)字秒表插板要求：1.P188設(shè)計(jì)課題124s定時(shí)器（含555振蕩器1kHz）2.P189設(shè)計(jì)課題2秒表4插板數(shù)字鐘

基本功能

擴(kuò)展功能4本學(xué)期課程安排周課程內(nèi)容基本要求（平時(shí)成績*80%）計(jì)劃學(xué)時(shí)提高要求（平時(shí)成績*20%）學(xué)生實(shí)驗(yàn)學(xué)時(shí)(64學(xué)時(shí))14籃球24秒或數(shù)字秒表插板驗(yàn)收籃球24秒或數(shù)字秒表插板驗(yàn)收4籃球24秒或數(shù)字秒表插板驗(yàn)收415數(shù)字部分操作考試（4學(xué)時(shí)）考察學(xué)生設(shè)計(jì)單元電路、安裝、調(diào)試電路，并測(cè)量電路主要性能指標(biāo)的基本實(shí)踐能力。4現(xiàn)場(chǎng)驗(yàn)收，并記錄實(shí)驗(yàn)進(jìn)展、指標(biāo)等4使用ISE工具進(jìn)行EDA設(shè)計(jì)的方法步驟舉例：在Basys2開發(fā)板上實(shí)現(xiàn)流水燈XilinxFPGA的開發(fā)流程可用資源4個(gè)七段數(shù)碼管（AN3-AN0）（不含8421譯碼）；8個(gè)LED指示燈（LD7-LD0）；4個(gè)按鍵開關(guān)（BTN3-BTN0）；8個(gè)滑動(dòng)開關(guān)(SW7-SW0)；1個(gè)PS/2接口；1個(gè)8位VGA顯示接口；4個(gè)6針PMOD用戶擴(kuò)展接口;可配置晶振（25，50，100MHz）;USB2.0接口。BASYS2實(shí)驗(yàn)板BASYS2實(shí)驗(yàn)板BASYS2各IO管腳定義發(fā)光二極管時(shí)鐘撥碼開關(guān)按鍵數(shù)碼管LD0M5MCLKB8SW0P11BTN0G12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P7CCLKN12SW2K3BTN2M4AN2M13LD3P6UCLKM6SW3B4BTN3A7AN3K14LD4N5SW4G3CAL14LD5N4SW5F3CBH12LD6P4SW6E2CCN14LD7G1SW7N3CDN11CEP12CFL13CGM12DPN131.新建工程流水燈設(shè)計(jì)舉例（1）開啟ISE13.1軟件:開始程序XilinxISEDesignSuite13.1ISEDesignToolsProjectNavigator,會(huì)出現(xiàn)ISE13.1的畫面.（2）在ISE13.1軟件環(huán)境下,開啟一個(gè)新的工程:FileNewProject.（3）單擊next,下一個(gè)畫面就是設(shè)定硬件FPGA的參數(shù)---請(qǐng)對(duì)照實(shí)驗(yàn)板芯片系列進(jìn)行選擇（4）點(diǎn)擊next.此時(shí)出現(xiàn)此項(xiàng)目所有設(shè)定的信息，若需重新設(shè)定,則可back.若無誤,則按finish2.創(chuàng)建新的Verilog源創(chuàng)建一個(gè)新的Verilog源文件

（1）此時(shí)出現(xiàn)一個(gè)項(xiàng)目的框架,可以允許使用者開始進(jìn)行項(xiàng)目的設(shè)計(jì).（2）創(chuàng)建新的設(shè)計(jì)文件:ProjectNewSource;選擇VerilogModule,并設(shè)定文件名稱為led（3）點(diǎn)擊next,出現(xiàn)NewSourceWizard,設(shè)定此設(shè)計(jì)的輸出輸入信號(hào).（4）點(diǎn)擊next,出現(xiàn)Summary,設(shè)點(diǎn)擊finish,完成此設(shè)計(jì)的輸出輸入信號(hào).（5）按next,再按finish;此時(shí)項(xiàng)目加入此模塊之后,在Sourcees

的窗口中會(huì)出現(xiàn)led.v的編輯窗口.（6）在ProjectNavigator右邊的工作區(qū)可以看到LED.v的文件內(nèi)容,此時(shí)可以修改或改變?cè)O(shè)計(jì)內(nèi)容,在修改完成之后,利用FileSave來儲(chǔ)存文件.（7）在撰寫LED.v內(nèi)容之時(shí),可以參考ISE所附的語言模板LanguageTemplate.在本實(shí)驗(yàn)中我們需要了解計(jì)數(shù)器模塊，點(diǎn)擊軟件界面上方的語言模板的快捷鍵，然后選擇“Verilog_SynthesisConstructs_CodingExamples_Counters”，然后選擇所需的計(jì)數(shù)器類型以做參考。實(shí)驗(yàn)代碼如下：////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:12:07:2406/21/2011//DesignName://ModuleName:led////////////////////////////////////////////////////////////////////////////////////moduleled(inputclk,inputreset,output[3:0]led_out);reg[26:0]counter;

always@(posedgeclk) begin if(reset) counter<=0; elsecounter<=counter+1;end

// assignled_out=counter[3:0];//仿真時(shí)將counter的低4位傳給led_out以提高頻率，加快仿真速度

assignled_out=counter[26:23];//實(shí)際下載時(shí)將counter的高4位傳給led_out以降低頻率，看到led燈閃爍endmodule（1）雙擊Synthesize-xst進(jìn)行編譯糾錯(cuò),以確認(rèn)設(shè)計(jì)的正確與否。（2）點(diǎn)開綜合選項(xiàng)，雙擊ViewRTLSchematic，并選擇Startwithaschematicofthetop-levelblock選項(xiàng)3編譯檢錯(cuò)并查看電路（3）點(diǎn)擊OK，出現(xiàn)設(shè)計(jì)的整個(gè)電路模塊圖（4）直接雙擊電路頂層，查看內(nèi)部電路模塊（5）如果需要查看設(shè)計(jì)內(nèi)部具體有哪些實(shí)際資源組成，則可以點(diǎn)開綜合選項(xiàng)，雙擊“viewtechnologyschematic”（6）點(diǎn)擊OK，出現(xiàn)設(shè)計(jì)頂層（7）直接雙擊頂層電路，則可以看到設(shè)計(jì)的內(nèi)部電路是由哪些資源組成的。（8）在Processes的窗口中,直接以鼠標(biāo)雙擊GenerateProgrammingFile的選項(xiàng).此時(shí)ISE會(huì)自動(dòng)執(zhí)行并產(chǎn)生可以下載的.bit類型文件,此步驟是最直接驗(yàn)證設(shè)計(jì)工作的正確性與否.---可以等待仿真驗(yàn)證后再執(zhí)行。（9）若在每一個(gè)步驟后都出現(xiàn)綠色的打勾,代表程序成功跑完而沒有錯(cuò)誤和警告。若有黃色的警告，一般可以忽略。若有一個(gè)程序都出現(xiàn)紅色打叉[X]的符號(hào),代表有錯(cuò)誤,可以依顯示結(jié)果來偵錯(cuò).---可以等待仿真驗(yàn)證后再執(zhí)行。4設(shè)計(jì)仿真

(1)點(diǎn)擊ledHDL文件,創(chuàng)建一個(gè)新的測(cè)試平臺(tái)源文件:ProjectNewSource.在源文件向?qū)Ю?點(diǎn)擊VerilogTestFixture作為源文件類型,輸入文件名稱為test.(2)一直點(diǎn)擊next,直到點(diǎn)擊finish,自動(dòng)生成test.v的測(cè)試模板,在此基礎(chǔ)上編輯輸入激勵(lì)：時(shí)鐘周期設(shè)定為10ns，復(fù)位信號(hào)為高持續(xù)500ns后，再將復(fù)位信號(hào)置低。在實(shí)際燒錄FGPA之前，為了驗(yàn)證設(shè)計(jì)的正確性,可以先利用測(cè)試模板(Testbench)來驗(yàn)證設(shè)計(jì)的正確性。在這里請(qǐng)注意一下，為了加快仿真進(jìn)程，仿真時(shí)將counter的低4位傳給led_out以提高頻率，更快地看到輸出仿真結(jié)果。這時(shí)，將代碼led.v的第37行使能，第38行不使能，然后保存。(3)保存test.v。選擇sourcesforSimulation雙擊“BehaviorChecksyntax”。(4)雙擊SimulateBehavioralModel,ISE仿真器打開并開始仿真,,將圖形界面縮小到合適的界面，其仿真結(jié)果如圖所示:(5)我們也可以查看設(shè)計(jì)的內(nèi)部信號(hào)。添加內(nèi)部信號(hào)的步驟是:在Isim的InstancesandProcesses窗口中點(diǎn)選test,然后點(diǎn)擊UUT，在object窗口則會(huì)出現(xiàn)全部信號(hào)：（6）拖動(dòng)counter到仿真波形里，點(diǎn)擊restart按鈕,再點(diǎn)擊runall按鈕，運(yùn)行一段時(shí)間后點(diǎn)擊暫停，就可以看到內(nèi)部信號(hào)仿真圖。為了查看方便，將二進(jìn)制數(shù)改為10進(jìn)制無符號(hào)數(shù)的形式，選擇counter信號(hào)，點(diǎn)擊右鍵選擇radix擴(kuò)展欄中的UnsignedDecimal，由圖可知counter信號(hào)是在正確計(jì)數(shù)的。（7）關(guān)閉Isim仿真器并保存。5創(chuàng)建約束

（1）設(shè)定I/O腳的位置,可以利用LED.UCF來設(shè)定I/O腳的位置,以得到正確的輸出文件.Project

NewSource.設(shè)定輸入的文件格式為ImplementationConstraintsFile,文件名稱為led(自動(dòng)儲(chǔ)存為led.UCF)（2）一直點(diǎn)擊next，最后按finish（3）選擇sourceforImplementation選項(xiàng)（4）點(diǎn)選Sourcees窗口內(nèi)的led.ucf,點(diǎn)擊processess窗口里的userconstraints，雙擊editconstraints（txt），輸入后儲(chǔ)存文件.其中,“LOC”代表管腳定義，相關(guān)管腳定義請(qǐng)參考實(shí)驗(yàn)板使用手冊(cè)Basys2_rm.pdf或參照表4.3.1；“IOSTANDARD”代表電平標(biāo)準(zhǔn)，實(shí)驗(yàn)中設(shè)定為LVCMOS33；“SLEW”代表信號(hào)的翻轉(zhuǎn)速率，有fast和slow之分，默認(rèn)是slow，時(shí)鐘信號(hào)clk變化比較快可設(shè)定為fast。（4）在執(zhí)行設(shè)計(jì)之前，需將之前我們仿真時(shí)修改的代碼給還原，將代碼led.v的第37行去能，第38行使能，然后保存。(5)重新執(zhí)行GenerateProgrammingFile,確認(rèn)設(shè)計(jì)無誤（即確認(rèn)所有步驟后均出現(xiàn)綠色的打勾,表示無錯(cuò)或至少?zèng)]有步驟出現(xiàn)紅色打叉[X]的符號(hào),表示沒有不可容忍的錯(cuò)誤）。6下載設(shè)計(jì)到實(shí)驗(yàn)板

(1)在完成設(shè)計(jì)驗(yàn)證之后,就可以將led.bit寫入到FPGA內(nèi)部,此時(shí)連接BASY