第7章 時序邏輯電路

第七章時序邏輯電路內(nèi)容:7.1概念7.2靜態(tài)鎖存器和寄存器7.3

動態(tài)鎖存器和寄存器7.1概念7.1.1存儲機理正反饋：雙穩(wěn)態(tài)靜態(tài)：信號可以無限保持魯棒性好：對擾動不敏感對觸發(fā)脈沖寬度的要求：

脈沖觸發(fā)寬度須稍大于沿環(huán)路總的傳播時間，也即這兩個反相器平均延時的兩倍。4.尺寸大應(yīng)用受到限制亞穩(wěn)態(tài)點Latch（鎖存器）與Register（寄存器）Latch電平靈敏，不是邊沿觸發(fā)正電平靈敏或負電平靈敏，即當(dāng)時鐘為高（低）電平時，輸入的任何變化經(jīng)過一段時間反映到輸出上。有可能發(fā)生競爭現(xiàn)象，只有通過使時鐘脈沖寬度小于環(huán)路（包括反相器）的傳輸時間來避免?；贚atch設(shè)計舉例負（N）Latch在正（P）Latch在時是透明的時是透明的寄存器和觸發(fā)器都是邊沿觸發(fā)器件Register（寄存器）：存放二進制數(shù)據(jù)的器件，通常由Latch構(gòu)成Flip－flop（觸發(fā)器）：任何由交叉耦合的門形成的雙穩(wěn)態(tài)電路7.1.2時序參數(shù)建立（Setup）時間：tsu維持（Hold）時間：thold時鐘至輸出時間（max）：tclk-q數(shù)據(jù)至輸出時間（max）：td-q時鐘周期TRegister時序參數(shù)Latch時序參數(shù)Latch時序參數(shù)7.1.3最高時鐘頻率7.2靜態(tài)鎖存器和寄存器靜態(tài)鎖存器和寄存器的設(shè)計7.2.1靜態(tài)鎖存器

一、寫入靜態(tài)Latch的方法以時鐘作為隔離信號，區(qū)分了透明和不透明狀態(tài)Mux實現(xiàn)二、基于Mux的Latch三、基于（傳輸門實現(xiàn)的）mux的Latch尺寸設(shè)計容易晶體管數(shù)目多時鐘負載，因而功耗大四、基于（傳輸管實現(xiàn)的）mux的Latch僅NMOS實現(xiàn)，電路簡單，減少時鐘負載有電壓閾值損失7.2.2寄存器

一、主從Latch構(gòu)成邊沿觸發(fā)的寄存器二、傳輸門實現(xiàn)Latch建立時間、延時和維持時間延時clk-q電壓-建立時間減少時鐘負載的主從寄存器設(shè)計復(fù)雜性增加：尺寸設(shè)計要保證能強制寫入反相導(dǎo)通三、偽靜態(tài)鎖存器時鐘重疊問題兩相不重疊時鐘7.2.3觸發(fā)器一、基于NOR的RSLatch保持強制寫入二、交叉耦合的NAND構(gòu)成的CMOS觸發(fā)器交叉耦合反相器+狀態(tài)寫入晶體管晶體管尺寸設(shè)計7.3動態(tài)鎖存器和寄存器比靜態(tài)的Latch和Register簡單。在寄生電容上存儲電荷，需要周期刷新。為不破壞地讀信息，需要輸入高阻抗的器件。7.3.1傳輸門構(gòu)成的動態(tài)邊沿觸發(fā)寄存器只需8個晶體管，節(jié)省功耗，提高性能甚至可只用NMOS實現(xiàn)存在的問題高阻態(tài)的節(jié)點容易受到噪聲的干擾漏電影響了低功耗動態(tài)節(jié)點的電壓并不跟隨電源電壓變化，從而降低了噪聲容限偽靜態(tài)增加一個弱反饋反相器增加抗噪聲能力，同時增加延時除高性能數(shù)據(jù)通路，均應(yīng)使寄存器為靜態(tài)或偽靜態(tài)建立時間、維持時間、延遲時間一、