VLSI電路與系統(tǒng)CHAP5P1資料

第五章數(shù)字ASIC設(shè)計(jì)特點(diǎn)

5.1信號(hào)的分類(lèi)靜態(tài)同步ASIC中的全部信號(hào)可以分為以下三種：時(shí)鐘、限制信號(hào)和數(shù)據(jù)。1.簡(jiǎn)潔的時(shí)鐘信號(hào)用于限制全部的邊緣敏感受發(fā)器，別無(wú)他用。它不受任何其他信號(hào)的限制。2.限制信號(hào)，如“允許”和“復(fù)位”，用于使電路元件初始化、使之保持在當(dāng)前狀態(tài)、在幾個(gè)輸入信號(hào)間作出選擇或使信號(hào)通到另外的輸出端。若干限制信號(hào)可以全部來(lái)自同一個(gè)允許產(chǎn)生器，但受到狀態(tài)計(jì)數(shù)器的限制。3.數(shù)據(jù)信號(hào)中含有數(shù)據(jù)，它可以是—一些單獨(dú)的比特，也可以是總線(xiàn)中的并行數(shù)據(jù)。靜態(tài)同步ASIC中的全部信號(hào)可以分為以下三種：時(shí)鐘、限制信號(hào)和數(shù)據(jù)。1.簡(jiǎn)潔的時(shí)鐘信號(hào)用于限制全部的邊緣敏感受發(fā)器，別無(wú)他用。它不受任何其他信號(hào)的限制。2.限制信號(hào)，如“允許”和“復(fù)位”，用于使電路元件初始化、使之保持在當(dāng)前狀態(tài)、在幾個(gè)輸入信號(hào)間作出選擇或使信號(hào)通到另外的輸出端。若干限制信號(hào)可以全部來(lái)自同一個(gè)允許產(chǎn)生器，但受到狀態(tài)計(jì)數(shù)器的限制。3.數(shù)據(jù)信號(hào)中含有數(shù)據(jù)，它可以是—一些單獨(dú)的比特，也可以是總線(xiàn)中的并行數(shù)據(jù)。5.2驅(qū)動(dòng)實(shí)力、確定扇出和相對(duì)扇出一片ASIC由若干功能單元(部件或門(mén))組成，每一單元有一個(gè)或多個(gè)輸入信號(hào)，并產(chǎn)生一個(gè)或多個(gè)輸出信號(hào)。每一輸出信號(hào)受確定強(qiáng)度的驅(qū)動(dòng)，即具有確定的驅(qū)動(dòng)實(shí)力，它確定于此部件的晶體管結(jié)構(gòu)。每一輸入端在驅(qū)動(dòng)它的部件(或外部輸入端)上加了確定的負(fù)載。負(fù)載的大小也取決于部件的晶體管結(jié)構(gòu)。單位負(fù)載和單位驅(qū)動(dòng)實(shí)力是由一個(gè)最小尺寸反相器產(chǎn)生的。最小尺寸反相器的輸出定義為具有單位驅(qū)動(dòng)實(shí)力，而其輸入則定義為在驅(qū)動(dòng)它的任何電路上施加有一單位負(fù)載。ASIC設(shè)計(jì)中，“扇出”一詞指加到每一連接線(xiàn)上的等效單位負(fù)載數(shù)目。由被驅(qū)動(dòng)部件和外部輸出加成的負(fù)載總和是驅(qū)動(dòng)部件輸出端的“確定扇出”。ASIC設(shè)計(jì)中，“扇入”一詞仍保持其原來(lái)含意，即連接到一部件上的輸入端數(shù)目。一個(gè)3輸入端“與”門(mén)具有的扇入為3。

有些CMOS部件的驅(qū)動(dòng)實(shí)力小于一，這時(shí)常運(yùn)用反相緩沖器增加這種部件的驅(qū)動(dòng)實(shí)力。圖示出一緩沖器，它等效于4個(gè)反相器并聯(lián)。此部件的驅(qū)動(dòng)實(shí)力為4(并且作為負(fù)載也等于4)。另外一個(gè)很有用的概念是相對(duì)扇出：確定扇出和驅(qū)動(dòng)實(shí)力之比。右圖給出一個(gè)驅(qū)動(dòng)實(shí)力為4的緩沖器，它連接了12個(gè)反相器，給出確定扇出為12。該電路結(jié)點(diǎn)的相對(duì)扇出為3。

電路中任一結(jié)點(diǎn)處的相對(duì)扇出為：

CMOS的扇出沒(méi)有固定的限制。

結(jié)點(diǎn)的相對(duì)扇出確定著它的若干特性，特殊是確定其電路延遲。ASIC性能要求賜予相對(duì)扇出一個(gè)上限，它和生產(chǎn)工藝過(guò)程有關(guān)，通常在8至16之間。5.3電路延遲

CMOS電路中的延遲基本上是兩部分延遲之和：

傳送延遲是由于柵極下面的耗盡層充電和放電須要時(shí)間產(chǎn)生的。它取決于柵的類(lèi)型，供電電壓，溫度和工藝過(guò)程參數(shù)。通常，溫度愈高則載流子的遷移率愈低、電阻愈高，故延遲愈長(zhǎng)。供電電壓低和驅(qū)動(dòng)輸入的上升時(shí)間長(zhǎng)也使傳送延遲增加。惰性延遲產(chǎn)生的主要緣由是輸出電路的電容和驅(qū)動(dòng)門(mén)的內(nèi)阻抗。惰性延遲和傳送延遲一樣，也受環(huán)境變更的影響，但是它正比于結(jié)點(diǎn)的相對(duì)扇出。

在右圖中給出總延遲和惰性延遲、傳送延遲及相對(duì)扇出的關(guān)系。

電路延遲的公式還可表達(dá)為：

電路延遲＝傳送延遲十(單位負(fù)載的惰性延遲x相對(duì)扇出)

惰性延遲長(zhǎng)的影響除使總電路延遲增大外，還使上升時(shí)間和下降時(shí)間增大。5.4扇入的影響

在選擇門(mén)的時(shí)候，要考慮扇入的影響。一個(gè)門(mén)的扇入和其驅(qū)動(dòng)實(shí)力之間有確定關(guān)系。讓我們考慮2輸入端和3輸入端“與非”門(mén)的驅(qū)動(dòng)實(shí)力問(wèn)題。一個(gè)2輸入端與非門(mén)作為負(fù)載，從正電源向源極消耗電流的實(shí)力和一反相器的實(shí)力相同。若兩個(gè)輸入都是邏輯0，因?yàn)橛袃蓚€(gè)p型晶體管的并聯(lián)電阻，故從低至高的源阻抗是基本反相器的一半。然而，它的兩個(gè)輸入由邏輯0變?yōu)檫壿?時(shí)，兩個(gè)串聯(lián)n型管導(dǎo)通，其導(dǎo)通電阻是反相器的兩倍，使輸出端高電位下降速度比反相器也慢一倍，即自高向低過(guò)渡有兩倍的延遲。一個(gè)3輸入端與非門(mén)作為負(fù)載，它的三個(gè)輸入邏輯1時(shí)，由第三個(gè)n型晶體管帶來(lái)的另一串聯(lián)電阻進(jìn)一步降低3輸入端“與非”門(mén)的n型管的通過(guò)電流實(shí)力(至基本反相器的三分之一)。

因?yàn)閜型載流子的遷移率較低，因此這些門(mén)與其“與非”門(mén)等效電路相比，性能較低。為了得到高性能電路，建議：和或非門(mén)相比，優(yōu)先選用：與非門(mén)。

2輸入端“或非”門(mén)和3輸入端“或非”門(mén)也存在相像的關(guān)系。5.5邊緣緩慢

在基本反相器中，電流與輸入電壓的關(guān)系示于下圖中。由圖可見(jiàn)，當(dāng)輸入電壓在高和低之間變更時(shí)，將有一大電流出現(xiàn)。所以若邊緣緩慢將使大暫態(tài)電流出現(xiàn)時(shí)間拖長(zhǎng)。當(dāng)信號(hào)是一個(gè)加到邊緣敏感部件的時(shí)鐘時(shí)，上升時(shí)間長(zhǎng)的后果更為嚴(yán)峻。

在同步系統(tǒng)中，邊緣緩慢加上門(mén)限電壓有差別以及本地引入的噪聲，將使時(shí)鐘線(xiàn)上產(chǎn)生不同的延遲，結(jié)果將出現(xiàn)我們不希望有的所謂“時(shí)鐘歪斜”現(xiàn)象。時(shí)鐘歪斜是指有效時(shí)鐘邊緣不在同一時(shí)刻出現(xiàn)，當(dāng)用上升緩慢的邊緣觸發(fā)不同的邊緣敏感部件時(shí)就可能發(fā)生這種狀況。時(shí)鐘歪斜是同步系統(tǒng)中最嚴(yán)峻的問(wèn)題之一。若歪斜的程度大于從邊緣敏感存儲(chǔ)器的輸出到下一級(jí)輸入的延遲時(shí)間，則其影響將變得很明顯。它能使移存器中的數(shù)據(jù)丟失，使同步計(jì)數(shù)器發(fā)生錯(cuò)誤。時(shí)鐘歪斜可以由適當(dāng)?shù)臅r(shí)鐘緩沖使之減小，或者在邊緣敏感器件的輸出和其饋給的任何邊緣敏感輸入端之間加入確定的延遲。5.6時(shí)鐘緩沖

同步系統(tǒng)中時(shí)鐘(及其他全局限制線(xiàn)，如復(fù)位線(xiàn))必定負(fù)載很重。這樣有可能導(dǎo)致電路延遲和時(shí)鐘歪斜不能容忍?？朔@個(gè)問(wèn)題的方法有二：線(xiàn)形緩沖和樹(shù)形緩沖。5.6.1線(xiàn)形緩沖線(xiàn)形緩沖在信號(hào)線(xiàn)上運(yùn)用一串緩沖器，使驅(qū)動(dòng)強(qiáng)度逐步增大。每一緩沖器的驅(qū)動(dòng)強(qiáng)度(它通常和負(fù)載一樣)支配，應(yīng)使每一結(jié)點(diǎn)的相對(duì)扇出相同。例如，圖示出一個(gè)反相器，它驅(qū)動(dòng)的負(fù)載等價(jià)于64個(gè)反相器，而同樣的負(fù)載可以通過(guò)一串中間緩沖器來(lái)驅(qū)動(dòng)。在每一中間結(jié)點(diǎn)，相對(duì)扇出為4。理論上最佳相對(duì)扇出為e(2．71828…)，它使總延遲最小。表面上看來(lái)，似乎不用緩沖器要比用緩沖器的方案更快，因?yàn)楹笳邔哟胃?。?yīng)用傳送延遲和惰性延遲的計(jì)算公式(按每單位負(fù)載標(biāo)稱(chēng)1ns傳送延遲和1ns惰性延遲計(jì)算)，可以得出下列結(jié)果：1.不用緩沖器的電路：

總延遲＝1十64×1＝65ns

2.用上例的線(xiàn)形緩沖電路：

總延遲＝(1十4×1)十(1十4×1)十(1十4×1)＝15ns

5.6.2樹(shù)形緩沖

超過(guò)確定的確定負(fù)載量之后，通過(guò)線(xiàn)形緩沖增加驅(qū)動(dòng)實(shí)力的優(yōu)點(diǎn)不再存在。這是由于在A(yíng)SIC中的線(xiàn)條寬度有時(shí)有限，電流大時(shí)在線(xiàn)上會(huì)產(chǎn)生大的電壓降。在這種狀況下，用樹(shù)形緩沖較好。運(yùn)用樹(shù)形緩沖時(shí)，時(shí)鐘電路分成若干分支，每一分支的驅(qū)動(dòng)強(qiáng)度按幾何級(jí)數(shù)增長(zhǎng)。在實(shí)際設(shè)計(jì)中，通常使每一分支驅(qū)動(dòng)某一局部電路中的各部件。在這個(gè)局部電路內(nèi)有一緩沖器，緩沖器常由一反相器和由其驅(qū)動(dòng)的功率緩沖器組成。這樣做的另一個(gè)好處是，可以保持信號(hào)的符號(hào)不變，以及在分文點(diǎn)處呈現(xiàn)一單位負(fù)載。

值得指出的是，這種時(shí)鐘支配方案的各個(gè)分支在各級(jí)之間應(yīng)當(dāng)具有相同的相對(duì)扇出，因?yàn)椴黄胶獾姆种菚r(shí)鐘歪斜的最大來(lái)源。由于布線(xiàn)電容通常是一結(jié)點(diǎn)上總負(fù)載的重要組成部分，在設(shè)計(jì)好版圖后應(yīng)當(dāng)再次校核相對(duì)扇出。5.8三態(tài)緩沖器用于總線(xiàn)限制三態(tài)部件允許在A(yíng)SIC中支持含有多個(gè)數(shù)據(jù)發(fā)送器的總線(xiàn)系統(tǒng)，這樣就產(chǎn)生了共享通信資源的管理問(wèn)題。總線(xiàn)不容許浮動(dòng)或處于高阻抗，并且確定不能有兩個(gè)或多個(gè)數(shù)據(jù)發(fā)送器同時(shí)接入引起的競(jìng)爭(zhēng)。浮動(dòng)的總線(xiàn)可能位于中間電壓，它將使總線(xiàn)上任一接收器的n型和p型晶體管都導(dǎo)通，這將導(dǎo)致接收器通道中電流過(guò)大。爭(zhēng)奪總線(xiàn)也是同樣嚴(yán)峻的問(wèn)題。若兩個(gè)數(shù)據(jù)發(fā)送器同時(shí)試圖使總線(xiàn)上一根線(xiàn)取相反的邏輯值，則這將使結(jié)點(diǎn)上出現(xiàn)不確定值，并且在兩個(gè)數(shù)據(jù)發(fā)送器中的電流過(guò)大。5.8.1譯碼器用于總線(xiàn)數(shù)據(jù)發(fā)送器選擇

運(yùn)用譯碼器選擇總線(xiàn)數(shù)據(jù)發(fā)送器就消退了總線(xiàn)浮動(dòng)或競(jìng)爭(zhēng)的可能性，在任一時(shí)間只可能選擇一個(gè)數(shù)據(jù)發(fā)送器。依據(jù)這一原理設(shè)計(jì)的典型總線(xiàn)訪(fǎng)問(wèn)系統(tǒng)示于圖中。5.8.2降低總線(xiàn)負(fù)載

若一總線(xiàn)上有大量的數(shù)據(jù)發(fā)送器和接收器，則在任一數(shù)據(jù)發(fā)送器上的電容性負(fù)載可能使性能降低到不能接受的程度。

總線(xiàn)上的電容性負(fù)載有三個(gè)來(lái)源：接收器的輸入電容；總線(xiàn)布線(xiàn)的電容；其他數(shù)據(jù)發(fā)送器的輸出電容(即使它們處于高阻(斷)狀態(tài))。

增大總線(xiàn)數(shù)據(jù)發(fā)送器的驅(qū)動(dòng)強(qiáng)度可以克服輸入電容和布線(xiàn)電容問(wèn)題，但是其他數(shù)據(jù)發(fā)送器的電容也隨著驅(qū)動(dòng)強(qiáng)度而增大，導(dǎo)致驅(qū)動(dòng)強(qiáng)度反而下降。還產(chǎn)生一個(gè)缺點(diǎn)，即三態(tài)驅(qū)動(dòng)器功率增大要求占用芯片面積也增大。

解決負(fù)載大的問(wèn)題第一步是把數(shù)據(jù)發(fā)送器和接收器分開(kāi)接在總線(xiàn)的兩部分上，如圖所示。

數(shù)據(jù)發(fā)送器還可以進(jìn)一步用訪(fǎng)問(wèn)總線(xiàn)的三態(tài)緩沖器分組

在極端狀況下，可以通過(guò)多路選擇器樹(shù)訪(fǎng)問(wèn)總線(xiàn)5.10ASIC設(shè)計(jì)不宜接受的電路5.10.1延遲線(xiàn)延遲線(xiàn)對(duì)于工藝過(guò)程的變更極為敏感，在軍用溫度范圍(-55至125℃)內(nèi)延遲量的變更可以達(dá)到5倍。任何設(shè)計(jì)中，若或明或暗地包含延遲線(xiàn)，將給測(cè)試帶來(lái)麻煩。5.10.2到5.10.4小節(jié)的探討都與延遲線(xiàn)有關(guān)。5.10.2倍頻器

在離散邏輯設(shè)計(jì)中通常運(yùn)用的產(chǎn)生倍頻時(shí)鐘的方法是用一延遲線(xiàn)和異或門(mén)產(chǎn)生一窄脈沖。倍頻器應(yīng)當(dāng)用外部電路實(shí)現(xiàn)，例如用鎖相環(huán)等。5.10.3單穩(wěn)觸發(fā)器

與倍頻器與延遲線(xiàn)一樣，單穩(wěn)觸發(fā)器的定時(shí)關(guān)系也不能保證。若在A(yíng)SIC設(shè)計(jì)中必需運(yùn)用單穩(wěn)觸發(fā)器類(lèi)型的電路，則應(yīng)當(dāng)另外解決。5.10.4片內(nèi)振蕩器

在設(shè)計(jì)上可以將奇數(shù)個(gè)倒相器組成一個(gè)閉合環(huán)，從而構(gòu)成一個(gè)片內(nèi)振蕩器。片內(nèi)振蕩器與單穩(wěn)觸發(fā)器和延遲線(xiàn)屬于同一類(lèi)，其頻率與工藝過(guò)程有關(guān)，不能保證ASIC設(shè)計(jì)的頻率精度要求。很多ASIC工廠(chǎng)供應(yīng)片上振蕩器作為壓焊盤(pán)庫(kù)中的一個(gè)部件，應(yīng)優(yōu)先運(yùn)用它。它通?？梢酝饨舆x頻元件(例如晶體)，并且有禁止端作測(cè)試用。5.10.5RS觸發(fā)器異步RS觸發(fā)器有三個(gè)嚴(yán)峻缺點(diǎn):第一，在R＝0和S＝0時(shí)，其狀態(tài)不確定。其次，RS觸發(fā)器為異步工作方式，輸入端有任何變更都有可能使輸出值立刻變更。第三，也是最嚴(yán)峻的一點(diǎn)，即它對(duì)于輸入端上的尖峰和假信號(hào)很敏感。5.10.6JK觸發(fā)器JK觸發(fā)器電路功能有些模糊，不適合用于層次設(shè)計(jì)中，并且當(dāng)用CMOS實(shí)現(xiàn)時(shí)，比D觸發(fā)器占用更大的硅片面積。此外，異步輸入對(duì)JK觸發(fā)器也會(huì)產(chǎn)生問(wèn)題。5.10.7隱含觸發(fā)器設(shè)計(jì)者有時(shí)不當(dāng)心會(huì)發(fā)生設(shè)計(jì)錯(cuò)誤，在組合電路中由于接受反饋環(huán)路而形成一隱含觸發(fā)器