直接數(shù)字頻率合成技術(shù)

直接數(shù)字頻率合成技術(shù)

(DDS)

DDS技術(shù)是一種先進(jìn)的波形產(chǎn)生技術(shù)，已經(jīng)在實(shí)際中獲得廣泛應(yīng)用。1971年,由J.Tierney和C.M.Tader等人在“ADigitalFrequencySynthesizer”一文中首次提出了DDS的概念；DDS或DDFS是DirectDigitalFrequencySynthesis的簡(jiǎn)稱通常將此視為第三代頻率合成技術(shù)；它突破了前兩種頻率合成法的原理,從”相位”的概念出發(fā)進(jìn)行頻率合成；這種方法不僅可以產(chǎn)生不同頻率的正弦波,而且可以控制波形的初始相位；還可以用DDS方法產(chǎn)生任意波形(AWG)。DDS原理工作過(guò)程為:1,將存于數(shù)表中的數(shù)字波形,經(jīng)數(shù)模轉(zhuǎn)換器D/A,形成模擬量波形.2,兩種方法可以改變輸出信號(hào)的頻率:(1),改變查表尋址的時(shí)鐘CLOCK的頻率,可以改變輸出波形的頻率.

(2),改變尋址的步長(zhǎng)來(lái)改變輸出信號(hào)的頻率.DDS即采用此法. 步長(zhǎng)即為對(duì)數(shù)字波形查表的相位增量.由累加器對(duì)相位增量進(jìn)行累加,累加器的值作為查表地址.3,D/A輸出的階梯形波形,經(jīng)低通(帶通)濾波,成為質(zhì)量符合需要的模擬波形累加器的工作示意圖

設(shè)相位累加器的位寬為2N,Sin表的大小為2p,累加器的高P位用于尋址Sin表.時(shí)鐘Clock的頻率為fc,若累加器按步進(jìn)為1地累加直至溢出一遍的頻率為若以M點(diǎn)為步長(zhǎng),產(chǎn)生的信號(hào)頻率為M稱為頻率控制字該DDS系統(tǒng)的核心是相位累加器，它由一個(gè)加法器和一個(gè)位相位寄存器組成，每來(lái)一個(gè)時(shí)鐘，相位寄存器以步長(zhǎng)增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對(duì)應(yīng)正弦波中0~360o范圍的一個(gè)相位點(diǎn)。查詢表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號(hào)，驅(qū)動(dòng)DAC，輸出模擬量。相位寄存器每經(jīng)過(guò)2N/M個(gè)fc時(shí)鐘后回到初始狀態(tài)，相應(yīng)地正弦查詢表經(jīng)過(guò)一個(gè)循環(huán)回到初始位置，整個(gè)DDS系統(tǒng)輸出一個(gè)正弦波。輸出正弦波周期為

頻率為頻率控制字與輸出信號(hào)頻率和參考時(shí)鐘頻率之間的關(guān)系為：

其中N是相位累加器的字長(zhǎng)。頻率控制字與輸出信號(hào)頻率成正比。由取樣定理，所產(chǎn)生的信號(hào)頻率不能超過(guò)時(shí)鐘頻率的一半，在實(shí)際運(yùn)用中，為了保證信號(hào)的輸出質(zhì)量，輸出頻率不要高于時(shí)鐘頻率的33%,以避免混疊或諧波落入有用輸出頻帶內(nèi)。在圖中，相位累加器輸出位并不全部加到查詢表，而要截?cái)唷Ｏ辔唤財(cái)鄿p小了查詢表長(zhǎng)度，但并不影響頻率分辨率，對(duì)最終輸出僅增加一個(gè)很小的相位噪聲。DAC分辨率一般比查詢表長(zhǎng)度小2~4位。

通常用頻率增量來(lái)表示頻率合成器的分辨率，DDS的最小分辨率為這個(gè)增量也就是最低的合成頻率。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有與PLL不同,DDS的輸出頻率可以瞬時(shí)地改變,即可以實(shí)現(xiàn)跳頻，這是DDS的一個(gè)突出優(yōu)點(diǎn)，用于掃頻測(cè)量和數(shù)字通訊中，十分方便。

DDS這種技術(shù)的實(shí)現(xiàn)依賴于高速數(shù)字電路的產(chǎn)生，目前，其工作速度主要受D/A變換器的限制。利用正弦信號(hào)的相位與時(shí)間呈線性關(guān)系的特性，通過(guò)查表的方式得到信號(hào)的瞬時(shí)幅值，從而實(shí)現(xiàn)頻率合成。DDS具有超寬的相對(duì)寬帶，超高的捷變速率，超細(xì)的分辨率以及相位的連續(xù)性，可編程全數(shù)字化，以及可方便實(shí)現(xiàn)各種調(diào)制等優(yōu)越性能。但存在雜散大的缺點(diǎn)，限于數(shù)字電路的工作速度,DDS的頻率上限目前還只能達(dá)到數(shù)百兆,限制了在某些領(lǐng)域的應(yīng)用。AD9830芯片特性+5V電壓供電50MHz頻率片內(nèi)正弦查詢表片內(nèi)10位數(shù)模轉(zhuǎn)換器并行數(shù)據(jù)接口掉電功能選擇250mW功耗48引腳薄方扁封裝（TQFP）DDS的信號(hào)質(zhì)量分析取樣系統(tǒng)信號(hào)的頻譜鏡像頻率分量為－60dB，而其他各種雜散分量分布在很寬的頻帶上，其幅值遠(yuǎn)小于鏡像頻率分量。D/A之后用的低通濾波器可用來(lái)濾去鏡像頻率分量，諧波分量和帶外雜散分量。第一個(gè)鏡像頻率分量最靠近信號(hào)頻率，且幅度最大，實(shí)際應(yīng)用時(shí)，應(yīng)盡量提高采樣時(shí)鐘頻率，使該分量遠(yuǎn)離低通濾波器的帶寬,以減少低通濾波器的制作難度。DDS的信號(hào)質(zhì)量分析

DDS信號(hào)源的性能指標(biāo)：1,頻率穩(wěn)定度，等同于其時(shí)鈡信號(hào)的穩(wěn)定度。2,頻率的值的精度，決定于DDS的相位分辨率。即由DDS的相位累加器的字寬和ROM函數(shù)表決定。本題要求頻率按10Hz步進(jìn)，頻率值的誤差應(yīng)遠(yuǎn)小于10Hz。DDS可達(dá)到很高的頻率分辨率。3,失真與雜波：可用輸出頻率的正弦波能量與其他各種頻率成分的比值來(lái)描述。失真與雜波的成分可分為以下幾個(gè)部分：⑴，采樣信號(hào)的鏡像頻率分量。DDS信號(hào)是由正弦波的離散采樣值的數(shù)字量經(jīng)D/A轉(zhuǎn)換為階梯形的模擬波形的，當(dāng)時(shí)鐘頻率為，輸出正弦波的頻率為時(shí)，存在著以采樣頻率為折疊頻率的一系列鏡像頻率分量，這些鏡像頻率值為n±它們的幅度沿Sin(x)/x包絡(luò)滾降。其輸出信號(hào)的頻譜如圖6。19所示。⑵D/A的字寬決定了它的分辨率，它所決定的雜散噪聲分量，滿量程時(shí)，對(duì)信號(hào)的信噪比影響可表示為S/D+N=6.02B+1.76dB其中B為D/A的字寬，對(duì)于10位的D/A，信噪比可達(dá)到60dB以上。增加D/A的位數(shù)，可以減少波形的幅值離散噪聲。另外，采用過(guò)采樣技術(shù)，即大幅度增加每個(gè)周期中的樣點(diǎn)數(shù)（提高時(shí)鐘頻率），也可以降低該類噪聲。過(guò)采樣方法使量化噪聲的能量分散到更寬的頻帶，因而提高了信號(hào)頻帶內(nèi)的信噪比。⑶相位累加器截?cái)嘣斐傻碾s波。這是由正弦波的ROM表樣點(diǎn)數(shù)有限而造成的。通過(guò)提高時(shí)鐘頻率或采用插值的方法增加每個(gè)周期中的點(diǎn)數(shù)（過(guò)采樣），可以減少這些雜波分量。⑷D/A轉(zhuǎn)換器的各種非線性誤差形成的雜散頻率分量，其中包括諧波頻率分量，它們?cè)贜頻率處。這些雜波分量的幅度較小。⑸，其他雜散分量，包括時(shí)鐘泄漏，時(shí)鐘相位噪聲的影響等。

D/A后面的低通濾波器可以濾去鏡像頻率分量和諧波分量，可以濾去帶外的高頻雜散分量，但是，無(wú)法濾去落在低通帶內(nèi)的雜散分量。DDS的信號(hào)質(zhì)量分析最高電壓雜散信號(hào)fspur出現(xiàn)在頻譜f=

fc-f0時(shí)，它限制著輸出頻率范圍的上限。最大雜散信號(hào)邊帶與信號(hào)功率之比為

滿量程時(shí)，對(duì)信號(hào)的信噪比影響可表示為其中最主要的是相位截?cái)嗾`差帶來(lái)的噪聲三個(gè)噪聲,都是加性噪聲DDS的優(yōu)點(diǎn)（1）輸出頻率相對(duì)帶寬較寬 輸出頻率帶寬為50%fs（理論值）。但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40%fs。（2）頻率轉(zhuǎn)換時(shí)間短 DDS是一個(gè)開(kāi)環(huán)系統(tǒng)，無(wú)任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。事實(shí)上，在DDS的頻率控制字改變之后，需經(jīng)過(guò)一個(gè)時(shí)鐘周期之后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。因此，頻率時(shí)間等于頻率控制字的傳輸，也就是一個(gè)時(shí)鐘周期的時(shí)間。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。DDS的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí)，比使用其它的頻率合成方法都要短數(shù)個(gè)數(shù)量級(jí)。（3）頻率分辨率極高 若時(shí)鐘fs的頻率不變，DDS的頻率分辨率就是則相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級(jí)，許多小于1mHz甚至更小。（4）相位變化連續(xù) 改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。（5）輸出波形的靈活性 只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK和MSK等信號(hào)。另外，只要在DDS的波形存儲(chǔ)器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的波形存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí)，既可得到正交的兩路輸出。（6）其他優(yōu)點(diǎn) 由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。DDS的局限性（1）輸出頻帶范圍有限 由于DDS內(nèi)部DAC和波形存儲(chǔ)器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。目前市場(chǎng)上采用CMOS、TTL、ECL工藝制作的DDS工習(xí)片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達(dá)2GHz左右。（2）輸出雜散大 由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來(lái)源主要有三個(gè)：相位累加器相位舍位誤差造成的雜散；幅度量化誤差（由存儲(chǔ)器有限字長(zhǎng)引起）造成的雜散和DAC非理想特性造成的雜散。目前DDS芯片的生產(chǎn)公司Qualcomm公司單片電路。Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的時(shí)鐘頻率為130MHz，分辨率為0.03Hz，雜散控制為-76dBc，變頻時(shí)間為0.1μs;ScitegADS-431,1.6GHz,分辨率1Hz,雜散-45dB,可正交輸出StanfordMicroLinear公司MicroLinear公司電壓事業(yè)部生產(chǎn)的幾種低頻

DDS產(chǎn)品ML2035 特性：（1）輸出頻率為直流到25kHz，在時(shí)鐘輸入為12.352MHz野外頻率分辨率可達(dá)到1.5Hz（-0.75～+0.75Hz），輸出正弦波信號(hào)的峰-峰值為Vcc；（2）高度集成化，無(wú)需或僅需極少的外接元件支持，自帶3～12MHz晶體振蕩電路；（3）兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機(jī)使用；（4）增益誤差和總諧波失真很低。ML2035生成的頻率較低（0～25kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場(chǎng)合。如用2片ML2035產(chǎn)生多頻互控信號(hào)，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等。ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻可達(dá)500kHz。AD公司的產(chǎn)品型

號(hào)最大工作(MHz)工作電壓（V）最大功耗（mw)備

注AD9832253.3/5120小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9831253.3/5120低電壓，經(jīng)濟(jì)，內(nèi)置D/A轉(zhuǎn)換器。AD9833252.5～5.52010個(gè)管腳的uSOIC封裝。AD9834502.5～5.52520個(gè)管腳的TSSOP封裝并內(nèi)置比較器。AD9835505200經(jīng)濟(jì)，小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9830505300經(jīng)濟(jì)，并行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD98501253.3/5480內(nèi)置比較器和D/A轉(zhuǎn)換器。AD98531653.3/51150可編程數(shù)字QPSK/16-QAM調(diào)制器。AD98511803/3.3/550內(nèi)置比較器、D/A轉(zhuǎn)換器和時(shí)鐘6倍頻器。AD98523003.31200內(nèi)置12位的D/A轉(zhuǎn)換器、高速比較器、線性調(diào)頻和可編程參考時(shí)鐘倍頻器。AD98543003.31200內(nèi)置12位兩路正交D/A轉(zhuǎn)換器、高速比較器和可編程參考時(shí)鐘倍頻器。AD985810003.32000內(nèi)置10位的D/A轉(zhuǎn)換器、150MHz相頻檢測(cè)器、充電汞和2GHz混頻器。AD公司的產(chǎn)品AD9859

400MSPS10-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9951

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9952

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwithHighSpeedComparatorAD9953

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAMAD9954

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAM,LinearSweepBlock,AndHighSpeedComparator實(shí)現(xiàn)DDS的幾種技術(shù)方案1、采用高性能DDS單片電路的解決方案2、采用分立IC電路系統(tǒng)實(shí)現(xiàn),一般有CPU、RAM、ROM、D/A、CPLD和模擬濾波器等組成3、CPLD和FPGA實(shí)現(xiàn)用Max+plusII設(shè)計(jì)DDS系統(tǒng)數(shù)字部分最簡(jiǎn)單的方法是采用原理圖輸入。相位累加器調(diào)用lmp_add_sub加減法器模擬，相位累加器的好壞將直接影響到整個(gè)系統(tǒng)的速度，采用流水線技術(shù)能大幅度地提升速度。波形存儲(chǔ)器（ROM）通過(guò)調(diào)用lpm_rom元件實(shí)現(xiàn)，其LPM_FILE的值*.mif是一個(gè)存放波形幅值的文件。波形存儲(chǔ)器設(shè)計(jì)主要考慮的問(wèn)題是其容量的大小，利用波形幅值的奇、偶對(duì)稱特性，可以節(jié)省3/4的資源，這是非?？捎^的。為了進(jìn)一步優(yōu)化速度的設(shè)計(jì)，可以選擇菜單Assign|GlobanProjectLogicSynthesis的選項(xiàng)Optimize10（速度），并設(shè)定GlobalProjectLogicSynthesisStyle為FAST，經(jīng)寄存器性能分析最高頻率達(dá)到100MHz以上。用FPGA實(shí)現(xiàn)的DDS能工用在如此之高的頻率主要依賴于FPGA先進(jìn)的結(jié)構(gòu)特點(diǎn)。DDS參考設(shè)計(jì)

采用QuartusII是Altera近幾年來(lái)推出的新一代可編程邏輯器件

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部分源文件是Quicklogic專用文件

采用FPGA設(shè)計(jì)成的DDS數(shù)控振蕩器NCO(輸出為數(shù)字波形,須外加D/A)Verilog設(shè)計(jì)的代碼文件和其他文件`include"romtab.v"`include"claadd8s.v"`include"loadfw.v"`include"loadpw.v"`include"sinlup.v"`include"phasea.v"`include"phasemod.v"`include"pngen.v"**ProjectName:DDS****Author:DanielJ.Morelli**CreationDate:03/04/9621:51:00**VersionNumber:1.0****RevisionHistory:****DateInitialsModification******Description:****ThisisthetopleveloftheDirectDigitalSynthesizer**moduledds( RESETN, //globalreset PNCLK, //PNgeneratorclock SYSCLK, //systemclock FREQWORD, //inputfrequencywordfromexternalpins FWWRN, //lowassertedfrequencywordwritestrobe PHASEWORD, //inputphasewordfromexternalpins PWWRN, //lowassertedfrequencywordwritestrobe IDATA, //Iaxisdata QDATA, //Qaxisdata COS, //digitalcosoutput SIN, //digitalsinoutput MCOS, //modulateddigitalcosoutput MSIN, //modulateddigitalsinoutput DACCLK, //DACclocktosignalwhentoloadDDSsinvalue DACOUT); //DACoutputofsinwave//PorttypesinputSYSCLK,PNCLK,RESETN,FWWRN,PWWRN;input[31:0]FREQWORD;input[7:0]PHASEWORD;outputDACCLK,COS,SIN,MCOS,MSIN,IDATA,QDATA;output[7:0]DACOUT;wire[31:0] syncfreq; //synchronousfrequencywordwire[7:0] syncphswd; //synchronousphasewordwire[7:0] phase; //phaseoutputfromphaseaccumulatorwire[7:0] modphase; //modulatedphasevalueafterphasemodblock//designarchitecture assignDACCLK=SYSCLK;//---------------------------------------------------------------//thismoduleisnotpartoftheNCO//thismoduleisusedtogeneraterandomdata//tomodulatetheNCOoutput//---------------------------------------------------------------pngenU_pngen( RESETN, //globalreset PNCLK, //PNgeneratorclock IDATA, //Iaxisdata QDATA); //Qaxisdata//---------------------------------------------------------------loadfwU_loadfw( RESETN, //globalreset SYSCLK, //systemclock FREQWORD, //inputfre