計(jì)數(shù)器7段數(shù)碼管控制接口技術(shù)課程設(shè)計(jì)報(bào)告材料

實(shí)用文案《EDA技術(shù)綜合設(shè)計(jì) 》課程設(shè)計(jì)報(bào)告報(bào)告 題目：計(jì)數(shù)器 7段數(shù)碼管控制接口技術(shù)作者所在系部：作者所在專業(yè)：作者所在班級(jí)：作者姓名：作者學(xué)號(hào)：指導(dǎo)教師姓名：標(biāo)準(zhǔn)實(shí)用文案完成時(shí)間：內(nèi) 容 摘 要掌握VHDL語言基本知識(shí)，并熟練運(yùn)用 VHDL語言來編寫程序，來下載實(shí)踐到硬件上，培養(yǎng)使用設(shè)計(jì)綜合電路的能力， 養(yǎng)成提供文檔資料的習(xí)慣和規(guī)范編程的思想。利用 VHDL語言設(shè)計(jì)一個(gè)七段數(shù)碼管控制引腳，在時(shí)鐘信號(hào)的控制下，使 6位數(shù)碼管動(dòng)態(tài)刷新顯示十進(jìn)制計(jì)數(shù)器及其進(jìn)位，十二進(jìn)制計(jì)數(shù)器，四位二進(jìn)制可逆計(jì)數(shù)器，六十進(jìn)制計(jì)數(shù)器的計(jì)數(shù)結(jié)果，這期間需要seltime 分頻器來動(dòng)態(tài)的給各個(gè)計(jì)數(shù)器分配數(shù)碼管，并顯示數(shù)字的變化。關(guān)鍵詞：VHDL語言 編程 七段數(shù)碼管控制引腳 芯片標(biāo)準(zhǔn)實(shí)用文案目 錄一概 述 ???????????????????????????1二方案設(shè)計(jì)與論證??????????????????????????1單元電路設(shè)計(jì)與參數(shù)計(jì)算??????????????????????13.1數(shù)碼管譯碼器??????????????????????????13.2十進(jìn)制計(jì)數(shù)器??????????????????????????23.3六十進(jìn)制計(jì)數(shù)器?????????????????????????33.4四位二進(jìn)制可逆計(jì)數(shù)器??????????????????????53.5時(shí)間數(shù)據(jù)掃描分時(shí)選擇模塊????????????????????63.6頂層文件??????????????????????????8四總的原理圖????????????????????????????9五器件編程與下載??????????????????????????9六性能測試與分析（要圍繞設(shè)計(jì)要求中的各項(xiàng)指標(biāo)進(jìn)行）???? ?????10七實(shí)驗(yàn)設(shè)備?????????????????????????????10八心得體會(huì)?????????????????????????????10九參考文獻(xiàn)?????????????????????????????10標(biāo)準(zhǔn)實(shí)用文案課程設(shè)計(jì)任務(wù)書課題7段數(shù)碼管控制引腳完成2011.名稱時(shí)間12.12指導(dǎo)學(xué)生B09212胡輝職稱副教授莊仲班級(jí)教師姓名總體設(shè)計(jì)要求和技術(shù)要點(diǎn)通過本課程的學(xué)習(xí)使學(xué)生掌握可編程器件、 EDA開發(fā)系統(tǒng)軟件、硬件描述語言和電子線路設(shè)計(jì)與技能訓(xùn)練等各方面知識(shí)；提高工程實(shí)踐能力；學(xué)會(huì)應(yīng)用 EDA技術(shù)解決一些簡單的電子設(shè)計(jì)問題。具體要求：1．設(shè)計(jì)一個(gè)共陰 7段數(shù)碼管控制接口，在硬件時(shí)鐘電路的基礎(chǔ)上，采用分頻器，輸出一個(gè)1S的時(shí)鐘信號(hào)，同時(shí)顯示 2、3、4所要求的計(jì)數(shù)器。2．設(shè)計(jì)一個(gè)帶使能輸入、進(jìn)位輸出及同步清 0的增1十進(jìn)制計(jì)數(shù)器。3．設(shè)計(jì)一個(gè)帶使能輸入及同步清 0的六十進(jìn)制同步加法計(jì)數(shù)器；標(biāo)準(zhǔn)實(shí)用文案．設(shè)計(jì)一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器；工作內(nèi)容及時(shí)間進(jìn)度安排第16周：周一、周二：設(shè)計(jì)項(xiàng)目的輸入、編譯、仿真周三：器件編程下載與硬件驗(yàn)證周四：成果驗(yàn)收與總結(jié)周五：撰寫課程設(shè)計(jì)總結(jié)報(bào)告課程設(shè)計(jì)成果把編寫好的程序下載到試驗(yàn)箱，使數(shù)碼管能夠按照編寫的程序顯示出正確的結(jié)果，實(shí)驗(yàn)成功。標(biāo)準(zhǔn)實(shí)用文案一、概述設(shè)計(jì)一個(gè)共陰 7段數(shù)碼管控制接口，在硬件時(shí)鐘電路的基礎(chǔ)上，采用分頻器，輸出一個(gè)1S的時(shí)鐘信號(hào)。一個(gè)帶使能輸入、進(jìn)位輸出及同步清 0的增1十進(jìn)制計(jì)數(shù)器。一個(gè)帶使能輸入及同步清 0的六十進(jìn)制同步加法計(jì)數(shù)器和一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器。要求：在時(shí)鐘信號(hào)的控制下，使6位數(shù)碼管動(dòng)態(tài)刷新顯示上述計(jì)數(shù)器的計(jì)數(shù)結(jié)果。二、方案設(shè)計(jì)與論證首先VHDL語言編寫底層文件和三個(gè)計(jì)數(shù)器的程序，再編寫分頻器和數(shù)碼管的程序，最后用例化語句編寫頂層文件，分別都調(diào)試在確認(rèn)無誤后把頂層文件下載到試驗(yàn)箱，連接導(dǎo)線，完成后實(shí)現(xiàn)在時(shí)鐘信號(hào)的控制下， 6位數(shù)碼管動(dòng)態(tài)刷新顯示三個(gè)計(jì)數(shù)器的技術(shù)結(jié)果。三、單元電路設(shè)計(jì)1.數(shù)碼管譯碼器程序library ieee;entitydeledisport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;architecturefunofdeledisbegin--abcdefg標(biāo)準(zhǔn)實(shí)用文案led<="1111110"whennum="0000"else"0110000"whennum="0001"else"1101101"whennum="0010"else"1111001"whennum="0011"else"0110011"whennum="0100"else"1011011"whennum="0101"else"1011111"whennum="0110"else"1110000"whennum="0111"else"1111111"whennum="1000"else"1111011"whennum="1001"else"1110111"whennum="1010"else"0011111"whennum="1011"else"1001110"whennum="1100"else"0111101"whennum="1101"else"1001111"whennum="1110"else"1000111"whennum="1111";endfun;原理圖2.十進(jìn)制計(jì)數(shù)器程序標(biāo)準(zhǔn)實(shí)用文案library ieee;entitycnt10isport(clk,clr,en:instd_logic;co:outstd_logic;q:bufferstd_logic_vector(3downto0));endcnt10;architecturebehaveofcnt10isbeginprocess(clk,clr,en)beginif(en='0')thenq<="0000";elsif(clk'eventandclk='1')thenif(clr='1')thenq<="0000";elsif(q=9)thenq<="0000";co<='1';elseq<=q+1;co<='0';endif;endif;endprocess;標(biāo)準(zhǔn)實(shí)用文案endbehave;原理圖仿真波形圖3.六十進(jìn)制計(jì)數(shù)器程序LIBRARYIEEE;ENTITYcnt60ISPORT(clk,clr,en:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));標(biāo)準(zhǔn)實(shí)用文案ENDcnt60;ARCHITECTUREbehaveOFcnt60ISSIGNALqh,ql:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,clr,en)BEGINIF(en='1')THENql<="0000";qh<="0000";ELSIF(clk'eventandclk='1')THENIF(clr='1')THENql<="0000";qh<="0000";ELSIF(ql=9)THENql<="0000";IF(qh=5)THENqh<="0000";ELSEqh<=qh+1;ENDIF;ELSEql<=ql+1;ENDIF;ENDIF;q<=qh&ql;ENDPROCESS;ENDbehave;原理圖標(biāo)準(zhǔn)實(shí)用文案波形圖4.四位二進(jìn)制可逆計(jì)數(shù)器程序libraryieee;entitykn4isport(clk,clr,plus_sub:instd_logic;q:bufferstd_logic_vector(3downto0));endkn4;architecturebehaveofkn4isbeginprocess(clk,clr,plus_sub)beginif(clk'eventandclk='1')then標(biāo)準(zhǔn)實(shí)用文案if(clr='1')thenq<="0000";elsif(plus_sub='1')thenif(q=15)thenq<="0000";elseq<=q+1;endif;elsif(plus_sub='0')thenif(q=0)thenq<="1111";elseq<=q-1;endif;endif;endif;endprocess;endbehave;原理圖波形圖標(biāo)準(zhǔn)實(shí)用文案5.時(shí)間數(shù)據(jù)掃描分時(shí)選擇模塊程序libraryieee;entityseltimeisport(clk,reset,ci:instd_logic;Kn4,cnt10:instd_logic_vector(3downto0);cnt60:instd_logic_vector(7downto0);daout:outstd_logic_vector(3downto0);dp:outstd_logic;sel:outstd_logic_vector(2downto0));endseltime;architecturefunofseltimeissignalcount:std_logic_vector(2downto0);beginsel<=count;process(clk,reset)begin標(biāo)準(zhǔn)實(shí)用文案if(reset='0')thencount<="000";elsif(clk'eventandclk='1')thenif(count>="101")thencount<="000";elsecount<=count+1;endif;endif;casecountiswhen"000"=>daout<=cnt10(3downto0);dp<='0';when"001"=>daout(3downto1)<="000";daout(0)<=ci;dp<='0';when"010"=>daout<=kn4(3downto0);dp<='0';when"011"=>daout<=cnt60(7downto4);dp<='0';whenothers=>daout<=cnt60(3downto0);dp<='0';endcase;endprocess;endfun;原理圖標(biāo)準(zhǔn)實(shí)用文案6.頂層文件程序libraryieee;entityss_topisport(clk,clr,en,plus_sub,clkdsp:instd_logic;a,b,c,d,e,f,g,dpout:outstd_logic;sel:outstd_logic_vector(2downto0));endss_top;architectureoneofss_topiscomponentcnt60port(clk,clr,en:instd_logic;q:outstd_logic_vector(7downto0));endcomponent;componentkn4port(clk,clr,plus_sub:instd_logic;標(biāo)準(zhǔn)實(shí)用文案q:bufferstd_logic_vector(3downto0));endcomponent;componentcnt10port(clk,clr,en:instd_logic;co:out std_logic;q:bufferstd_logic_vector(3downto0));endcomponent;componentdeledPORT(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));endcomponent;componentseltimeport(clk,reset,ci:instd_logic;cnt60:instd_logic_vector(7downto0);kn4:instd_logic_vector(3downto0);cnt10:instd_logic_vector(3downto0);dp:out std_logic;daout:outstd_logic_vector(3downto0);sel:out std_logic_vector(2downto0));endcomponent;signalcnt60_out:std_logic_vector(7downto0);標(biāo)準(zhǔn)實(shí)用文案signalkn4_out:std_logic_vector(3downto0);signalcnt10_out:std_logic_vector(3downto0);signalcnt10_co:std_logic;signalledout:std_logic_vector(6downto0);signalseltime_out:std_logic_vector(3downto0);Begina<=ledout(6);b<=ledout(5);c<=ledout(4);d<=ledout(3);e<=ledout(2);f<=ledout(1);g<=ledout(0);u1:deledportmap(num=>seltime_out,led=>ledout);u2:cnt10 portmap(clk=>clk,clr=>clr,en=>en,co=>cnt10_co,q=>cnt10_out);u3:cnt60portmap(clk=>clk,clr=>clr,en=>en,q=>cnt60_out);u4:kn4portmap(clk=>clk,clr=>clr,plus_sub=>plus_sub,q=>cnt16_out);u5:seltimeportmap(clk=>clkdsp,reset=>clr,ci=>cnt10_co,cnt60=>cnt60_out,kn4=>kn4_out,cnt10=>cnt10_out,daout=>seltime_out,dp=>dpout,sel=>sel);endone;四、總的原理圖標(biāo)準(zhǔn)實(shí)用文案五、器件編程與下載用VHDL語言編譯四種計(jì)數(shù)器的、譯碼器和分時(shí)器的程序，然后把他們用例化語句編譯成頂層文件，仿真成功以后下載到試驗(yàn)箱通過數(shù)碼管顯示出結(jié)果，試驗(yàn)成功。六、性能測試與分析各個(gè)程序編譯完成以后，通過波形圖檢測程序的正確性，當(dāng)源程序 en=1時(shí)程序才能運(yùn)行，當(dāng) clr=1 時(shí)清零，等于零時(shí)工作，在兩個(gè)都工作的情況下