第5章Verilog設(shè)計(jì)深入

第5章

Verilog設(shè)計(jì)深入

5.1過(guò)程中的兩類(lèi)賦值語(yǔ)句

5.1.1阻塞式賦值

5.1.2非阻塞式賦值

5.2過(guò)程結(jié)構(gòu)總結(jié)1.過(guò)程語(yǔ)句為一無(wú)限循環(huán)語(yǔ)句2.過(guò)程中的語(yǔ)句具有順序和并行雙重性

3.過(guò)程語(yǔ)句本身是并行語(yǔ)句

4.過(guò)程中只允許描述對(duì)應(yīng)單一時(shí)鐘的同步時(shí)序邏輯

5.不完整條件語(yǔ)句與時(shí)序電路的關(guān)系

電路活動(dòng)的并發(fā)性硬件電路的不同部分是同時(shí)工作的。在同一時(shí)刻，電路中不同位置的信號(hào)可能同時(shí)發(fā)生變化，這就是硬件電路的并發(fā)性(concurrents)。因此assign語(yǔ)句是并行執(zhí)行的。在同步時(shí)序電路中，當(dāng)一個(gè)時(shí)鐘信號(hào)到來(lái)時(shí)，相連的所有觸發(fā)器都會(huì)動(dòng)作，要描述這一特性，必須使相應(yīng)的賦值同時(shí)完成。因此在用always過(guò)程塊中來(lái)描述時(shí)序電路時(shí)，VerilogHDL就規(guī)定了非阻塞賦值語(yǔ)句的同時(shí)、并行性。HDL描述中的并發(fā)性always過(guò)程的描述相當(dāng)于一個(gè)進(jìn)程。assign語(yǔ)句可以等效描述為一個(gè)always過(guò)程塊。

always@(a,b,c)begindout=a&b|c;

end顯然一個(gè)模塊描述中的多個(gè)assign語(yǔ)句或always過(guò)程都應(yīng)是并行執(zhí)行的。整個(gè)數(shù)字電路或系統(tǒng)可看成是一個(gè)相互間通信的并發(fā)進(jìn)程的集合。assigndout=a&b|c;并發(fā)性與賦值操作：例assign與非阻塞賦值的并行性assignQ1=A|B;assignQ2=B^C;assignQ1=C&A;過(guò)程描述always@(A,B,C)begin

Q1<=A|B;Q2<=B^C;Q1<=C&A;endassign描述Q1賦值發(fā)生沖突，不允許語(yǔ)法允許，Q1賦值僅最后一次生效阻塞/非阻塞賦值(1)在過(guò)程賦值中，阻塞賦值是理想化的數(shù)據(jù)傳輸，賦值不需要時(shí)間，立即完成，與通常軟件描述語(yǔ)言中的賦值操作類(lèi)似；而對(duì)非阻塞賦值，VerilogHDL假定等號(hào)右邊的表達(dá)式向左邊變量的賦值不是立即的，而是需要一個(gè)延時(shí)δ，δ是從過(guò)程啟動(dòng)到結(jié)束之間的延遲。因此非阻塞賦值語(yǔ)句左邊的變量要在過(guò)程結(jié)束時(shí)（延時(shí)δ后）才能獲得賦值，若有多條非阻塞賦值語(yǔ)句，則在延時(shí)δ后同時(shí)完成賦值。阻塞/非阻塞賦值(2)但always過(guò)程塊中的語(yǔ)句又都被稱(chēng)為順序語(yǔ)句，順序語(yǔ)句是依“順序”執(zhí)行的?？梢赃@樣理解非阻塞賦值：等號(hào)右邊的表達(dá)式的計(jì)算是按順序的，當(dāng)執(zhí)行到該語(yǔ)句時(shí)被計(jì)算，但等號(hào)左邊變量獲得賦值則要等過(guò)程結(jié)束，δ時(shí)延之后。因此，過(guò)程中的非阻塞賦值語(yǔ)句具有順序與并行的雙重性。這樣的語(yǔ)義規(guī)則主要是為了滿足描述電路實(shí)際中并發(fā)特性的需要。阻塞vs.非阻塞賦值(1)M1=1;M2=1&1=1;Q=1;M1=1;M2=1&0=0;Q=0|0=0;A=0?>1,B=0?>1always@(A,B,C)begin

M1=A;M2=B&M1;Q=M1|M2;end非阻塞式賦值示例always@(A,B,C)begin

M1<=A;M2<=B&M1;Q<=M1|M2;end阻塞式賦值示例阻塞vs.非阻塞賦值(2)moduleDFF3(CLK,D,Q);

outputQ;inputCLK,D;rega,b,Q;always@(posedgeclk)begina<=D;b<=a;Q<=b;endendmodule阻塞賦值示例moduleDFF3(CLK,D,Q);

outputQ;inputCLK,D;rega,b,Q;always@(posedgeclk)begina=D;Q=b;b=a;b=a;Q=b;a=D;endendmodule非阻塞賦值示例阻塞vs.非阻塞賦值(3)當(dāng)一個(gè)always過(guò)程塊中同時(shí)包含阻塞與非阻塞賦值語(yǔ)句時(shí)，非阻塞賦值會(huì)在阻塞語(yǔ)句都執(zhí)行完畢后再一起執(zhí)行。下列代碼中b1較a1更早被賦值！always

@(*)

begin

if(in1==1)…//第1行a1<=4’B1010;//第2行…

if(in2==0)…//第15+n行…b1=4’B0011;//第30+m行…

end5.1過(guò)程中的兩類(lèi)賦值語(yǔ)句

5.1.3深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的特點(diǎn)

5.1過(guò)程中的兩類(lèi)賦值語(yǔ)句

5.1.3深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的特點(diǎn)

阻塞vs.非阻塞賦值(5)一般用阻塞賦值描述組合邏輯；非阻塞賦值描述同步時(shí)序邏輯中邊沿敏感的操作。由于阻塞賦值語(yǔ)句的書(shū)寫(xiě)順序影響電路綜合結(jié)果，一般時(shí)序電路描述時(shí)不建議使用。可以在一個(gè)always過(guò)程中對(duì)同一變量進(jìn)行多次阻塞式賦值；但對(duì)同一變量的多次非阻塞式賦值，起作用的是最后一次。只有當(dāng)語(yǔ)句的執(zhí)行次序不影響結(jié)果時(shí)，阻塞和非阻塞賦值才是等價(jià)的。不要在一個(gè)always塊中混合使用阻塞和非阻塞賦值。完整vs.不完整條件語(yǔ)句（1）

完整vs.不完整條件語(yǔ)句（2）5.25.25.3移位寄存器設(shè)計(jì)

5.3.1含同步預(yù)置功能的移位寄存器設(shè)計(jì)

杭州電子科技大學(xué)EDA技術(shù)20移位寄存器(1)

可以用來(lái)寄存數(shù)據(jù)與代碼，還可以用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串行—并行轉(zhuǎn)換、數(shù)值的運(yùn)算以及數(shù)據(jù)的處理。是計(jì)算機(jī)的主要部件之一。數(shù)據(jù)可以在時(shí)鐘脈沖作用下一次逐位右移或左移。4.3

基本時(shí)序電路描述杭州電子科技大學(xué)EDA技術(shù)21移位寄存器(2)右移寄存器Q3Q2FF2DFF3DFF1DQ1R0FF0DQ0RiQ0Q1Q2Q3RD清04.3

基本時(shí)序電路描述杭州電子科技大學(xué)EDA技術(shù)22移位寄存器設(shè)計(jì)含同步預(yù)置功能的移位寄存器

4.3基本時(shí)序電路描述moduleSHFT1(CLK,LOAD,DIN,QB);//右移移位寄存器

outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)begin

if(LOAD)REG8<=DIN;

elseREG8[6:0]<=REG[7:1];endassignQB=REG[8];//always過(guò)程塊與assign語(yǔ)句并行執(zhí)行endmodule5.3移位寄存器設(shè)計(jì)

5.3.2模式可控的移位寄存器設(shè)計(jì)

5.3移位寄存器設(shè)計(jì)

5.3.2模式可控的移位寄存器設(shè)計(jì)

5.3移位寄存器設(shè)計(jì)

5.3.3使用移位操作符設(shè)計(jì)移位寄存器

V>>n與V<<n表示將變量V中的數(shù)據(jù)右/左移n

位，移出的位用0填補(bǔ)。5.3移位寄存器設(shè)計(jì)

符號(hào)數(shù)的移位操作符：

5.3移位寄存器設(shè)計(jì)

5.3.3使用移位操作符設(shè)計(jì)移位寄存器

5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.1參數(shù)定義關(guān)鍵詞parameter杭州電子科技大學(xué)EDA技術(shù)29設(shè)計(jì)重用通過(guò)parameter定義在設(shè)計(jì)時(shí)設(shè)置可變參數(shù)，可使所設(shè)計(jì)的電路模塊成為可參數(shù)化的，不僅可提高代碼的可讀性和可維護(hù)性，也便于設(shè)計(jì)重用。設(shè)計(jì)的可重用性是提高設(shè)計(jì)效率、降低設(shè)計(jì)成本的手段，對(duì)實(shí)際工程設(shè)計(jì)有重要意義。通常將數(shù)據(jù)位數(shù)、總線寬度等參數(shù)用parameter定義。5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.2整數(shù)型寄存器類(lèi)型定義

5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.3for語(yǔ)句用法

5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.3for語(yǔ)句用法

5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.4repeat語(yǔ)句用法

5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.5while語(yǔ)句用法

5.4乘法器設(shè)計(jì)及相關(guān)語(yǔ)句應(yīng)用5.4.5while語(yǔ)句用法

5.5if語(yǔ)句一般用法

5.5if語(yǔ)句一般用法

5.5if語(yǔ)句一般用法

5.5if語(yǔ)句一般用法

5.5if語(yǔ)句一般用法

5.6三態(tài)與雙向端口設(shè)計(jì)5.6.1三態(tài)控制電路設(shè)計(jì)

5.6三態(tài)與雙向端口設(shè)計(jì)5.6.2雙向端口設(shè)計(jì)

杭州電子科技大學(xué)EDA技術(shù)43雙向端口應(yīng)用雙向端口一般用于總線接口器件

5.3三態(tài)門(mén)與雙向端口5.6三態(tài)與雙向端口設(shè)計(jì)5.6.2雙向端口設(shè)計(jì)

5.6三態(tài)與雙向端口設(shè)計(jì)5.6.2雙向端口設(shè)計(jì)

5.6.3三態(tài)總線控制電路設(shè)計(jì)

5.6三態(tài)與雙向端口設(shè)計(jì)5.6.3三態(tài)總線控制電路設(shè)計(jì)

5.6三態(tài)與雙向端口設(shè)計(jì)5.6.3三態(tài)總線控制電路設(shè)計(jì)

5.7?？煽赜?jì)數(shù)器設(shè)計(jì)

5.7.1同步加載模型設(shè)計(jì)

5.7模可控計(jì)數(shù)器設(shè)計(jì)

5.7.1同步加載模型設(shè)計(jì)

5.7?？煽赜?jì)數(shù)器設(shè)計(jì)

5.7.2異步加載模型設(shè)計(jì)

5.7?？煽赜?jì)數(shù)器設(shè)計(jì)

5.7.2異步加載模型設(shè)計(jì)

5.7模可控計(jì)數(shù)器設(shè)計(jì)

5.7.3異步清0加載模型設(shè)計(jì)

5.7?？煽赜?jì)數(shù)器設(shè)計(jì)

5.7.3異步清0加載模型設(shè)計(jì)

5.7?？煽赜?jì)數(shù)器設(shè)計(jì)

5.7.4同步清0加載模型設(shè)計(jì)

5.8半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)5.8半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)5.8半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)5.9Verilog的描述風(fēng)格

5.9.1RTL描述5.9.2行為描述

5.9Verilog的描述風(fēng)格

5.9.3數(shù)據(jù)流描述

5.9.4結(jié)構(gòu)描述實(shí)驗(yàn)與設(shè)計(jì)5-1半整數(shù)與奇數(shù)分頻器設(shè)計(jì)5-2?？煽赜?jì)數(shù)器設(shè)計(jì)

實(shí)驗(yàn)與設(shè)計(jì)5-3VGA彩條信號(hào)顯示控制電路設(shè)計(jì)

實(shí)驗(yàn)與設(shè)計(jì)5-3