三輸入與或門設(shè)計(jì)

(完整word版)三輸入與或門設(shè)計(jì)(完整word版)三輸入與或門設(shè)計(jì)(完整word版)三輸入與或門設(shè)計(jì)《集成電路版圖設(shè)計(jì)》實(shí)驗(yàn)（一）：三輸入與或門設(shè)計(jì)一．設(shè)計(jì)目的1、掌握使用Ledit軟件繪制基本的元器件單元版圖。2、掌握數(shù)字電路基本單元CMOS版圖的繪制方法，并利用CMOS版圖設(shè)計(jì)簡單的門電路，然后對(duì)其進(jìn)行基本的DRC檢查。3、學(xué)習(xí)標(biāo)準(zhǔn)邏輯單元的版圖繪制。二．設(shè)計(jì)原理（一）設(shè)計(jì)步驟：1、設(shè)計(jì)參數(shù)設(shè)置：包括工藝參數(shù)設(shè)置（理解TechnologyUnit和TechnologySetup的關(guān)系）、柵格設(shè)置（理解顯示柵格、鼠標(biāo)柵格和定位柵格)、選擇參數(shù)設(shè)置等2、布局布線：安排各個(gè)晶體管、基本單元、復(fù)雜單元在芯片上的位置，并且設(shè)計(jì)走線，實(shí)現(xiàn)管間、門間、單元間的互連。4、尺寸確定：確定晶體管尺寸（W、L)、互連尺寸（連線寬度）以及晶體管與互連之間的相對(duì)尺寸等（此次實(shí)驗(yàn)可以忽略）。5、版圖編輯（LayoutEditor):規(guī)定各個(gè)工藝層上圖形的形狀、尺寸和位置。6、布局布線（Placeandroute）：給出版圖的整體規(guī)劃和各圖形間的連接。7、版圖檢查(LayoutCheck）：設(shè)計(jì)規(guī)則檢驗(yàn)（DRC,DesignRuleCheck），能夠找到DRC規(guī)則在版圖的應(yīng)用點(diǎn)。（二)設(shè)計(jì)目標(biāo)：1、滿足電路功能、性能指標(biāo)、質(zhì)量要求。2、盡可能達(dá)到面積的最小化，以提高集成度,降低成本。3、盡可能縮短連線，以減少復(fù)雜度，縮短延時(shí)、改善可靠性.三．設(shè)計(jì)內(nèi)容用CMOS工藝設(shè)計(jì)一個(gè)三輸入與或門F=A+B﹡C，進(jìn)行基本的DRC檢查。四。評(píng)價(jià)標(biāo)準(zhǔn)本次的實(shí)驗(yàn)作業(yè)旨在讓同學(xué)通過親身實(shí)踐，對(duì)所學(xué)的CMOS集成電路設(shè)計(jì)有一個(gè)更系統(tǒng)更全面的了解，并且通過軟件的使用，達(dá)到將來參與電路設(shè)計(jì)工作的的入門練習(xí)作用.五．部分設(shè)計(jì)規(guī)則描述設(shè)計(jì)規(guī)則是設(shè)計(jì)人員與工藝人員之間的接口與“協(xié)議”,版圖設(shè)計(jì)必須無條件的服從的準(zhǔn)則,可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。設(shè)計(jì)規(guī)則主要包括幾何規(guī)則、電學(xué)規(guī)則以及走線規(guī)則。其中幾何設(shè)計(jì)規(guī)則通常有兩類:=1\*GB3①微米準(zhǔn)則:用微米表示版圖規(guī)則中諸如最小特征尺寸和最小允許間隔的絕對(duì)尺寸。=2\＊GB3②λ準(zhǔn)則:用單一參數(shù)λ表示版圖規(guī)則，所有的幾何尺寸都與λ成線性比例。設(shè)計(jì)規(guī)則分類如下:1.拓?fù)湓O(shè)計(jì)規(guī)則（絕對(duì)值)：最小寬度、最小間距、最短露頭、離周邊最短距離.2.λ設(shè)計(jì)規(guī)則（相對(duì)值）：最小寬度w=mλ、最小間距s=nλ、最短露頭t=lλ、離周邊最短距離d=hλ（λ由IC制造廠提供，與具體的工藝類型有關(guān)，m、n、l、h為比例因子，與圖形類形有關(guān)).=1\＊GB3①寬度規(guī)則（widthrule）：寬度指封閉幾何圖形的內(nèi)邊之間的距離。圖1.寬度規(guī)則=2\＊GB3②間距規(guī)則（Separationrule）：間距指各幾何圖形外邊界之間的距離。同一工藝層的間距（spacing)不同工藝層的間距（separation)圖2.間距規(guī)則=3\＊GB3③交疊規(guī)則（Overlaprule）交疊有兩種形式:（1)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長度（intersect）（2)一幾何圖形外邊界到另一圖形的內(nèi)邊界長度(enclosure）Intersectenclosure圖3.交疊規(guī)則=4\＊GB3④因?yàn)槲锢斫Y(jié)構(gòu)直接決定晶體管的跨導(dǎo)、寄生電容和電阻，以及用于特定功能的硅區(qū),所以說物理版圖的設(shè)計(jì)與整個(gè)電路的性能（面積、速度、功耗）關(guān)系密切.另一方面，邏輯門精密的版圖設(shè)計(jì)需要花費(fèi)很多的時(shí)間與精力。這在按照嚴(yán)格的限制對(duì)電路的面積和性能進(jìn)行優(yōu)化時(shí)是非常需要的。但是,對(duì)大多數(shù)數(shù)字VLSI電路的設(shè)計(jì)來說，自動(dòng)版圖生成是更好的選擇（如用標(biāo)準(zhǔn)單元庫，計(jì)算機(jī)輔助布局布線）。為判斷物理規(guī)范和限制，VLSI設(shè)計(jì)人員對(duì)物理掩膜版圖工藝必須有很好的了解。因?yàn)槲锢斫Y(jié)構(gòu)直接決定晶體管的跨導(dǎo)、寄生電容和電阻,以及用于特定功能的硅區(qū),所以說物理版圖的設(shè)計(jì)與整個(gè)電路的性能（面積、速度、功耗）關(guān)系密切.CMOS邏輯門掩膜版圖的設(shè)計(jì)是一個(gè)不斷反復(fù)的過程。首先是電路布局（實(shí)現(xiàn)預(yù)期的邏輯功能）和晶體管尺寸初始化(實(shí)現(xiàn)期望的性能規(guī)范)。繪制出一個(gè)簡單的電路版圖,在圖上顯示出晶體管位置、管間的局部互連和接觸孔的位置.=5\＊GB3⑤部分MOS版圖設(shè)計(jì)規(guī)則有了合適的版圖結(jié)構(gòu)后，就可以根據(jù)版圖設(shè)計(jì)規(guī)則利用版圖編輯工具繪出掩膜層.這個(gè)過程可能需要多次反復(fù)以符合全部的設(shè)計(jì)規(guī)則，但基本布局不應(yīng)有太大的改變.進(jìn)行DRC（設(shè)計(jì)規(guī)則檢查）之后，就在完成的版圖上進(jìn)行電路參數(shù)提取來決定實(shí)際的晶體管尺寸,更重要的是確定每個(gè)節(jié)點(diǎn)的寄生電容.提取步驟完成后,提取工具會(huì)自動(dòng)生成一個(gè)詳細(xì)的SPICE輸入文件.在就可以使用提取的網(wǎng)表通過SPICE仿真確定電路的實(shí)際性能，如果仿真出的電路性能(如瞬態(tài)響應(yīng)時(shí)間或功耗）與期望值不相符，就必須對(duì)版圖進(jìn)行修改并重復(fù)上面的過程.版圖修改主要是對(duì)晶體管尺寸中的寬長比進(jìn)行修改。這是因?yàn)楣茏拥膶掗L比決定器件的跨導(dǎo)和寄生源極和漏極電容。為了減小寄生效應(yīng)，設(shè)計(jì)者也必須考慮對(duì)電路結(jié)構(gòu)進(jìn)行局部甚至全部的修改。=6\＊GB3⑥版圖設(shè)計(jì)流程圖:圖四.版圖設(shè)計(jì)流程圖六．設(shè)計(jì)過程分析（一）繪制版圖前分析：=1\*GB3①P型MOS管必須放在n阱區(qū)。=2\*GB3②PMOS的有源區(qū)、n阱和n＋區(qū)的最小重疊區(qū)決定n阱的最小尺寸。=3\*GB3③n＋有源區(qū)同n阱間的最小間距決定了nMOS管和pMOS管的距離。=4\*GB3④通常,將nMOS管和pMOS管的多晶硅柵極對(duì)準(zhǔn)，這樣可以由最小長度的多晶硅線條組成柵極連線.在一般版圖中要避免出現(xiàn)長的多晶硅連接的原因在于多晶硅線條過高的寄生電阻和寄生電容會(huì)導(dǎo)致明顯的RC延時(shí)。=5\*GB3⑤版圖的最后一步是在金屬中形成輸出節(jié)點(diǎn)VDD和GND接觸孔間的局部互連。=6\＊GB3⑥版圖中的金屬線尺寸通常由金屬最小寬度和最小金屬間距（同一層上的兩條相鄰線間）決定.=7\*GB3⑦為了得到合適的偏置，n阱區(qū)必須也有一個(gè)VDD接觸孔。每當(dāng)有源區(qū)被nSelect包圍時(shí)就形成n+，每當(dāng)有源區(qū)被pSelect包圍時(shí)就形成p+。每當(dāng)多晶穿越n+區(qū)時(shí)就形成nFET，每當(dāng)多晶穿越p+區(qū)時(shí)就形成pFET。若無接觸孔(有源區(qū)接觸、多晶接觸、通孔)，n+、p+、多晶硅、各層金屬即使相互交叉，也不會(huì)形成電連接。設(shè)計(jì)步驟大體和COMS反相器差不多，只是過比CMOS反相器復(fù)雜，需注意各層之間的連接關(guān)系。（二）電路圖與歐拉路徑圖五。歐拉路徑圖示圖六。F=A+BXC電路圖根據(jù)電路圖和畫的歐拉路徑圖，將輸入選擇為C、B、A的順序，由圖五的歐拉路徑圖,可以得到有源區(qū)連續(xù)的版圖，節(jié)約版圖面積。（三）三輸入與或門版圖繪制的步驟概述1、打開ledit軟件，新建newlayout，通過file中的replacesetup選擇lights.tdb文件，使用里面的參數(shù)設(shè)置來繪制版圖。2、在P襯底上繪制有源區(qū)，再畫Nselect,將有源區(qū)包裹住，進(jìn)行設(shè)計(jì)規(guī)則檢查。3、在有源區(qū)上繪制4條多晶硅,寬度為最小尺寸.三條是MOS管的，一條是反相器的.需滿足最小尺寸要求和伸展出有源區(qū)一定的距離。進(jìn)行設(shè)計(jì)規(guī)則檢查無誤后，這樣就形成了MOS管的源漏.4、繪制GND,將需要接地的晶體管的有源區(qū)打接觸孔，通過metal1接地，可知A管的源端、C管的源端、反相器NMOS的源端需要接地,A管和反相器N管共源接地.需要滿足金屬包裹接觸孔、接觸孔離有源區(qū)的邊界、接觸孔離多晶的距離，金屬的最小尺寸等設(shè)計(jì)規(guī)則。5、上述步驟將NMOS基本繪制完成。下面繪制PMOS，首先繪制Nwell，再在Nwell中繪制Pselect，然后再繪制Active層。將N管的4條多晶拉伸，公用柵極，伸展出P有源區(qū)2微米，這樣就形成了Pmos的源漏區(qū)，進(jìn)行設(shè)計(jì)規(guī)則檢查。6、繪制VDD。根據(jù)電路圖知道A管的源極和反向器PMOS的源極需要接電源，兩個(gè)管子共源，在有源區(qū)打接觸孔，通過金屬線連接至電源端。需要滿足金屬包裹接觸孔、接觸孔離有源區(qū)的邊界、接觸孔離多晶的距離，金屬的最小尺寸等設(shè)計(jì)規(guī)則。7、上面的步驟基本完成了MOS管的繪制，之后就是連接和信號(hào)輸入輸出問題了.將PMOS中B管和C管的漏端與NMOS中的A管和B管進(jìn)行連接，連接時(shí)通過在漏端打通孔，通過Metal2進(jìn)行連接，這樣就得到了最終輸出的反向結(jié)果，再通過Metal2連接到反相器的柵極,進(jìn)行設(shè)計(jì)規(guī)則檢查。8、由電路圖可知,PMOS中A管的漏端是和B管、C管的源端連接的，所以在有源區(qū)打接觸孔，通過Metal1連接。進(jìn)行設(shè)計(jì)規(guī)則檢查。9、將A、B、C信號(hào)加到PMOS和NMOS的柵極,在多晶硅上做多晶硅接觸，連Metal1，再通過通孔連接Metal2接入信號(hào)。需要滿足各種間距規(guī)則問題，進(jìn)行設(shè)計(jì)規(guī)則檢查。10、做NMOS和PMOS的襯底接觸，進(jìn)行設(shè)計(jì)規(guī)則檢查。11、將反相器的NMOS和PMOS的漏極通過Metal1連接，在Metal1上打通孔連接Metal2將最終的輸出引出，進(jìn)行設(shè)計(jì)規(guī)則檢查. 通過以上的11個(gè)步驟，綜合布局布線，設(shè)計(jì)版圖、輸入輸出如下圖7所示通過DRC檢測(cè)沒有錯(cuò)誤。圖7。繪制的F=A+BxC版圖（四）版圖評(píng)價(jià)1、繪制之前，找到了歐拉路徑，將輸入選擇為C、B、A的順序，使得繪制的版圖NMOS和PMOS都能夠共用有源區(qū),節(jié)省了版圖的面積.2、版圖的繪制都是一步一步按照設(shè)計(jì)規(guī)則卡出來的，使得有源區(qū)面積小，使用了最小尺寸的多晶硅和金屬連線。3、在最小面積的有源區(qū)上，盡可能多的做了接觸孔，減小接觸電阻.4、通過使用Metal2，減小了布線間距，節(jié)省了面積。5、通過共用有源區(qū)、共用金屬至地和電源的連線，也減少了有源區(qū)面積和連線長度。6、將nMOS管和pMOS管的多晶硅柵極對(duì)準(zhǔn)，利于工藝上的加工，這樣可以由最小長度的多晶硅線條組成柵極連線，這樣做可以降低RC延時(shí)。七、總結(jié)這次版圖設(shè)計(jì)我做的是F=A+B＊C的設(shè)計(jì)，通過這次L-edit軟件的訓(xùn)練，對(duì)所學(xué)的CMOS集成電路設(shè)計(jì)有一個(gè)更系統(tǒng)更全面的了解,初步的掌握了L-edit軟件的基本操