專用集成電路教學(xué)課件第五章

第五章：數(shù)字電路系統(tǒng)設(shè)計(jì)

5.1二進(jìn)制加法器（Adder）——加法器是數(shù)字運(yùn)算系統(tǒng)中最基本的單元電路，任何復(fù)雜的二進(jìn)制算術(shù)運(yùn)算一般都是按照一定的規(guī)則通過基本的加法操作來實(shí)現(xiàn)的。5.1.11位加法器——半加器與全加器半加器（HalfAdder）ABSumCarry0000011010101101一位半加器邏輯表達(dá)式圖：一位半加器真值表

5.1二進(jìn)制加法器（Adder）

5.1.11位加法器——半加器與全加器全加器（FullAdder）

全加器真值表和邏輯表達(dá)式ABCinSumCout0000001010100101100100110011011010111111

5.1二進(jìn)制加法器（Adder）

5.1.11位加法器——半加器與全加器全加器（FullAdder）

一位全加器邏輯電路圖

5.1二進(jìn)制加法器（Adder）5.1.11位加法器——半加器與全加器全加器（FullAdder）一位全加器MOS管電路圖

5.1二進(jìn)制加法器（Adder）5.1.11位加法器——半加器與全加器全加器（FullAdder）一位全加器集成電路版圖

5.1二進(jìn)制加法器（Adder）

5.1.2

n位并行加法器并行相加是指n位被加數(shù)中的每一位與n位加數(shù)中的各個(gè)對應(yīng)位同時(shí)相加。n位并行加法器由n個(gè)一位全加器相互連接構(gòu)成，其連接方式?jīng)Q定了該加法器的電路復(fù)雜程度和運(yùn)算速度。行波進(jìn)位加法器（RippleCarryAdder）

5.1二進(jìn)制加法器（Adder）

5.1.2n位并行加法器行波進(jìn)位加法器（RippleCarryAdder）結(jié)構(gòu)特點(diǎn)

該加法器每一位的進(jìn)位輸入均由相鄰的低位送來，在最高位（n-1）得到最后的進(jìn)位輸出Carry，輸出的“和”SUM則從各個(gè)相應(yīng)位取得。性能特點(diǎn)：延遲計(jì)算Ta=nTc?電路簡單、規(guī)則，易于IC版圖的設(shè)計(jì)與實(shí)現(xiàn)；?主要缺點(diǎn)：進(jìn)位信號是從最低位向最高位逐級傳遞的（就是所謂的行波），只有這樣才能獲得正確的結(jié)果；

5.1二進(jìn)制加法器（Adder）

5.1.2n位并行加法器選擇進(jìn)位加法器（CarrySelectAdder）結(jié)構(gòu)特點(diǎn)?將n位操作數(shù)分成相同位數(shù)（p位）的m組；?每一組由兩個(gè)p位的行波進(jìn)位加法器和一個(gè)多路數(shù)據(jù)選擇器（MUX）構(gòu)成；?兩個(gè)加法器的進(jìn)位輸入分別是“1”和“0”；?MUX用于從兩個(gè)加法器的“和”中選擇一個(gè)作為最終的結(jié)果；

5.1二進(jìn)制加法器（Adder）5.1.2n位并行加法器選擇進(jìn)位加法器（CarrySelectAdder）性能特點(diǎn)延遲計(jì)算Tc:一位全加器的進(jìn)位延遲；Tmux:MUX的延遲時(shí)間；Tsel:MUX數(shù)據(jù)選擇信號的生成延遲；?m個(gè)分組的數(shù)據(jù)以完全并行的方式相加；?分組內(nèi)的p位數(shù)據(jù)則按行波進(jìn)位的方式相加；

5.1二進(jìn)制加法器（Adder）5.1.2n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）

設(shè)計(jì)高速并行加法器的關(guān)鍵在于如何設(shè)計(jì)出延遲時(shí)間最小的進(jìn)位信號處理電路。超前進(jìn)位是在對多位加法運(yùn)算算法進(jìn)行深入研究的基礎(chǔ)上，依據(jù)低位的加數(shù)和被加數(shù)的狀態(tài)來判斷本位是否有進(jìn)位，而不必等待低位送來的實(shí)際進(jìn)位信號，從而大大提高多位加法的運(yùn)算速度。超前進(jìn)位算法的研究?N位加法運(yùn)算中，某一位數(shù)的相加是否產(chǎn)生進(jìn)位的條件是：?N位加法運(yùn)算中，其進(jìn)位輸入直接傳遞到該位進(jìn)位輸出的條件是：

5.1二進(jìn)制加法器（Adder）

5.1.2n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）?進(jìn)行第i位加法運(yùn)算方法:首先進(jìn)行進(jìn)位產(chǎn)生和進(jìn)位傳遞函數(shù)的計(jì)算：

然后根據(jù)Gi與Pi的結(jié)果計(jì)算該位的和與進(jìn)位：將Ci+1的計(jì)算公式向下遞歸使用，可得：

5.1二進(jìn)制加法器（Adder）

5.1.2n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）四位超前進(jìn)位加法運(yùn)算算法：?根據(jù)上頁介紹的方法可以推導(dǎo)出四位超前進(jìn)位算法如下：上面公式可以看出，每一特定位的進(jìn)位信號可以直接從本位以及比它低的各位加數(shù)、被加數(shù)和C0的狀態(tài)來作出判斷，而不需要等待低位實(shí)際送來的進(jìn)位信號。這樣一來，任意一位所需的進(jìn)位信號只要各個(gè)相關(guān)信號輸入后經(jīng)過兩級門延遲即可獲得，加法的運(yùn)算速度與參與運(yùn)算操作數(shù)的位數(shù)無關(guān)。

5.1二進(jìn)制加法器（Adder）

5.1.2

n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）

根據(jù)上頁公式，可以獲得四位超前進(jìn)位加法器的電路結(jié)構(gòu)

5.1二進(jìn)制加法器（Adder）

5.1.2

n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）

超前進(jìn)位產(chǎn)生電路模塊的邏輯電路如下：由上圖可以看出，每一位的進(jìn)位信號都要包含所有比它低各位的P和G兩個(gè)函數(shù)，當(dāng)參與運(yùn)算的位數(shù)較多時(shí)，低位所產(chǎn)生的P和G函數(shù)所要驅(qū)動的負(fù)載會過重，而且整個(gè)超前進(jìn)位形成邏輯電路會非常復(fù)雜難以實(shí)現(xiàn)，因此一般超前進(jìn)位形成邏輯電路均以四位為基礎(chǔ)構(gòu)成。

5.1二進(jìn)制加法器（Adder）

5.1.2

n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）四位超前進(jìn)位加法器電路（74×283）

5.1二進(jìn)制加法器（Adder）

5.1.2

n位并行加法器超前進(jìn)位加法器（CarryLookaheadAdder）超前進(jìn)位形成邏輯的遞歸使用圖：16位超前進(jìn)位加法器電路

5.1二進(jìn)制加法器（Adder）5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)的表示方法在浮點(diǎn)數(shù)中小數(shù)點(diǎn)的位置可以左右移動，其表示方法為：式中：

M（Mantissa）:浮點(diǎn)數(shù)的尾數(shù)；R（Radix）:浮點(diǎn)數(shù)中階的基數(shù)；E（Exponent）:浮點(diǎn)數(shù)中階的階碼；

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)的格浮點(diǎn)數(shù)的表示方法計(jì)算機(jī)中浮點(diǎn)數(shù)的表示方法——計(jì)算機(jī)中規(guī)定浮點(diǎn)數(shù)的基數(shù)R為一般2、8或16，在實(shí)際應(yīng)用中主要為2，由于該R為固定值，所以不需要在浮點(diǎn)數(shù)中明確地表示出來。因此要表示浮點(diǎn)數(shù)，必須：

?給出尾數(shù)M：通常使用定點(diǎn)小數(shù)形式表示（用純小數(shù)原碼），其位數(shù)決定了浮點(diǎn)數(shù)的精度。

?給出階碼E：通常用整數(shù)形式表示（整數(shù)形式移碼），用其指示小數(shù)點(diǎn)在數(shù)據(jù)中的位置，其位數(shù)決定了浮點(diǎn)數(shù)的表示范圍。

?浮點(diǎn)數(shù)的符號位Ms：0—正數(shù)，1—負(fù)數(shù)。?浮點(diǎn)數(shù)的格式

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)的表示方法

為了進(jìn)一步統(tǒng)一浮點(diǎn)數(shù)的表示與運(yùn)算方法，IEEE對浮點(diǎn)數(shù)的表示方法規(guī)定了一個(gè)標(biāo)準(zhǔn)的格式。IEEE標(biāo)準(zhǔn)浮點(diǎn)數(shù)的表示方法如下：

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)加/減法的運(yùn)算規(guī)則浮點(diǎn)數(shù)加、減法的運(yùn)算規(guī)則是在保證參與運(yùn)算兩數(shù)的階碼大小一致的情況下，進(jìn)行尾數(shù)的相加或相減操作。

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）

浮點(diǎn)數(shù)加/減法的運(yùn)算步驟?階碼相減（ES）：計(jì)算2個(gè)數(shù)階碼之差的絕對值|Ea–Eb|=d。?對階（Alignment）操作（Align）：將較小操作數(shù)的尾數(shù)右移d位，并將較大操作數(shù)的階碼記為Ef。?尾數(shù)相加/減（SA）：依據(jù)符號位，對兩個(gè)操作數(shù)進(jìn)行加法或減法操作。?數(shù)據(jù)轉(zhuǎn)換（Conv）：若尾數(shù)相加/減的結(jié)果為負(fù)數(shù)，需將結(jié)果轉(zhuǎn)換成符號—數(shù)值表示方式，結(jié)果記為Sf。?尾數(shù)首位“1”檢測（LOD）：計(jì)算規(guī)格化時(shí)尾數(shù)需要左/右移動的位數(shù)，并標(biāo)記其為En。若En為正，則為右移（僅右移1位，對應(yīng)于尾數(shù)結(jié)果溢出的情況），否則為左移。?規(guī)格化（Normalization）處理（Norm）：尾數(shù)移位En位，同時(shí)將En加到階碼Ef上。?舍入操作（Roud）：執(zhí)行IEEE舍入操作，即在需要時(shí)在尾數(shù)S的最低位加1，這可能導(dǎo)致溢出，此時(shí)須將尾數(shù)右移1位，同時(shí)階碼Ef加1。

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)加/減法的運(yùn)算步驟

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)加/減法的運(yùn)算電路結(jié)構(gòu)的改進(jìn)

原有算法的缺點(diǎn)?對階操作和計(jì)算結(jié)果規(guī)格化處理時(shí)需要兩個(gè)全長度的移位器；?尾數(shù)運(yùn)算、數(shù)據(jù)轉(zhuǎn)換和舍入操作時(shí)需要三個(gè)尾數(shù)加法器；

5.1二進(jìn)制加法器（Adder）

5.1.3浮點(diǎn)數(shù)加法器（FloatingPointAdder）浮點(diǎn)數(shù)加/減法的運(yùn)算電路結(jié)構(gòu)的改進(jìn)

算法的改進(jìn)?數(shù)據(jù)轉(zhuǎn)換操作僅在尾數(shù)操作的結(jié)果為負(fù)值（實(shí)際上是在做減法）時(shí)才需要，而且此操作可以通過交換尾數(shù)相減時(shí)的減數(shù)和被減數(shù)來得以避免（但在階碼相等時(shí)例外，但此時(shí)不需要進(jìn)行舍入操作）——有尾數(shù)交換的算法中，舍入和數(shù)據(jù)轉(zhuǎn)換操作是相互排斥的；?在僅有加法的情況下，尾數(shù)操作結(jié)束后只可能使結(jié)果增加，于是只有全長度的對階移位器是必須的。對于減法操作，分成兩種情況：一種情況是階碼的差值d>1（記為FAR），此時(shí)需要一個(gè)全長度的對階移位器，但所得結(jié)果規(guī)格化時(shí)，最多只需要進(jìn)行1位左移操作。另一種情況是d≤1（記為CLOSE），這時(shí)不需要全長度的對階移位器，但是必須要有全長度的規(guī)格化移位器。由此可見，全長度的對階移位器和規(guī)格化移位器是互斥的；?通過對尾數(shù)操作結(jié)果中高位打頭“0”的個(gè)數(shù)的預(yù)測，在操作數(shù)輸入后就進(jìn)行LOD操作，此時(shí)的操作稱為LOP（Leading-One-Prediction）。浮點(diǎn)數(shù)加/減法的運(yùn)算電路結(jié)構(gòu)的改進(jìn)—雙路徑浮點(diǎn)數(shù)加/減法電路階碼差值：d>1階碼差值：d≦1d=1d>1

5.2二進(jìn)制乘法器（Multiplier）

5.2.1二進(jìn)制乘法運(yùn)算的步驟第一步：從輸入數(shù)據(jù)中依照乘數(shù)的狀態(tài)產(chǎn)生部分積（如何產(chǎn)生部分積使乘法運(yùn)算速度加快是設(shè)計(jì)乘法器電路的主要問題之一）;第二步：將各個(gè)部分積沿垂直方向加起來產(chǎn)生最終的結(jié)果（要采用某種運(yùn)算策略，將所有的部分積最終合并（化簡）成部分積和（Sum）與部分積進(jìn)位（Carry）兩部分。由于該運(yùn)算策略與電路的實(shí)現(xiàn)結(jié)構(gòu)關(guān)系緊密，所以它也是乘法器電路研究的一個(gè)重要問題）；第三步：將上一步驟獲得的部分積和（Sum）與部分積進(jìn)位（Carry）相加獲得最終的乘積；

5.2二進(jìn)制乘法器（Multiplier）

5.2.1二進(jìn)制乘法運(yùn)算的步驟

用“點(diǎn)圖（DotDiagram）”來表示二進(jìn)制乘法運(yùn)算的步驟

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)——數(shù)字乘法器有多種電路實(shí)現(xiàn)方式，其結(jié)構(gòu)有的簡單有的復(fù)雜。簡單的電路結(jié)構(gòu)運(yùn)算速度慢，復(fù)雜的電路結(jié)構(gòu)則可以獲得很高的運(yùn)算速度?！鹨莆皇綌?shù)字乘法器電路構(gòu)成?部分積產(chǎn)生電路?加法器電路?乘積移位電路（右移）

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)線性陣列（LinearArray）數(shù)字乘法器

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)并行數(shù)字乘法器——并行數(shù)字乘法器完全采用組合邏輯電路，其工作過程與上面所述的乘法運(yùn)算步驟相類似，即：通過部分積產(chǎn)生電路同時(shí)產(chǎn)生所有的部分積，運(yùn)用某種運(yùn)算策略，將所有的部分積最終合并（化減）成部分積和（Sum）與部分積進(jìn)位（Carry）兩部分，然后將這兩部分通過多位并行加法器相加得到最終的結(jié)果。根據(jù)部分積化簡策略的不同，并行數(shù)字乘法器具有不同的電路結(jié)構(gòu)形式。

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生①產(chǎn)生部分積的簡單方法——乘法運(yùn)算中的第一步就是以一定的算法產(chǎn)生部分積。最為簡單產(chǎn)生部分積的方法可以用下面的點(diǎn)圖及例子說明：乘數(shù)（低高）被乘數(shù)

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生?部分積的產(chǎn)生——實(shí)例

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生?部分積的產(chǎn)生電路

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生?使用該方法的特點(diǎn)

由此方法產(chǎn)生部分積與手工計(jì)算完全一致，用于生成部分積的電路非常簡單，如圖上所示。但該方法的缺點(diǎn)是顯而易見的，即：對于任意一位的乘數(shù)，都要產(chǎn)生相應(yīng)的部分積，若參與運(yùn)算的操作數(shù)的位數(shù)為N，就要產(chǎn)生N個(gè)部分積。要將所有的部分積全部加起來需要使用數(shù)量很大（與部分積個(gè)數(shù)成正比）的加法器電路，而且部分積級數(shù)越多，其求和速度越慢。如果能夠減少計(jì)算中生成部分積的個(gè)數(shù)，就能夠有效地提高乘法的運(yùn)算速度并降低電路規(guī)模。

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生

②采用加速Booth算法產(chǎn)生部分積?Booth算法產(chǎn)生部分積的基本思想

上面的方法中，對于乘數(shù)中的每一位，都要產(chǎn)生與其對應(yīng)的部分積。而修正Booth算法按照乘數(shù)每2位的取值情況，一次求出對應(yīng)于該2位的部分積，以此來減少部分積的個(gè)數(shù)。在運(yùn)算中，每2位乘數(shù)有四種可能的組合，每種組合所對應(yīng)的操作如下：?00—部分積相當(dāng)于0?M，同時(shí)左移2位；?01—部分積相當(dāng)于1?M，同時(shí)左移2位；?10—部分積相當(dāng)于2?M（被乘數(shù)左移1位后即可獲得）同時(shí)左移2位；?11—部分積相當(dāng)于3?M，同時(shí)左移2位；

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生

②采用加速Booth算法產(chǎn)生部分積

?Booth算法產(chǎn)生部分積時(shí)部分積的計(jì)算2M的計(jì)算：采用將M算術(shù)左移1位的方法獲得；3M的計(jì)算：3?M的計(jì)算比較復(fù)雜，解決方法是用4?M－M來替代。通常的作法是本次運(yùn)算中只執(zhí)行－M操作，而＋4?M則歸并到下一個(gè)部分積生成時(shí)執(zhí)行。因?yàn)橄乱粋€(gè)部分積已經(jīng)左移了2位，所以上次欠下的＋4?M在此刻變成了＋M（與移位后的部分積正好對齊）。同樣也可以將－M歸并至上一個(gè)部分積中運(yùn)算，此時(shí)其變成－4?M；－M的計(jì)算：負(fù)數(shù)部分積用2的補(bǔ)碼表示，具體做法是將相應(yīng)正數(shù)值各個(gè)位分別求反，并在最低位加1后得到；

5.2二進(jìn)制乘法器（Multiplier）

5.2.2數(shù)字乘法器的電路結(jié)構(gòu)部分積的產(chǎn)生

③部分積的求和與化簡

?部分積的求和

通常的做法：將部分積沿點(diǎn)圖的縱向相加；

問題：需要使用多位加法器，存在進(jìn)位延遲問題；

解決的辦法：改變加法器進(jìn)位端的連接方式，即采用保留進(jìn)位加法器（CarrySaveAdder—CSA，亦稱為3-2計(jì)數(shù)器），用所謂“斜加”的方式將進(jìn)位信號推遲到后一級中相對應(yīng)的較高位上去相加。圖：CSA電路5.3桶型移位器（BarrelShifter）電路說明：上圖所示是一個(gè)8-bit輸入左移7-bit桶形移位器的電路，從上至下每一級的移位位數(shù)分別是4，2和1。由shmat線上的狀態(tài)控制移位的位數(shù)。5.4可編程邏輯器件——可編程邏輯器件PLD（ProgrammableLogicDevice）作為通用器件進(jìn)行生產(chǎn)，包括其靈活可變的連線層。該連線層的連接方式可以由使用者通過特殊手段進(jìn)行編程來自行設(shè)定，而連接方式就決定了該P(yáng)LD器件的邏輯功能。5.4.1可編程邏輯器件的基本構(gòu)成基本電路結(jié)構(gòu)輸入控制電路：將輸入變量及其反變量輸入到可編程與陣列；

可編程與—或陣列：先由可編程與陣列進(jìn)行與邏輯運(yùn)算，結(jié)果形成K個(gè)乘積項(xiàng)（ProductTerm），將結(jié)果再輸入至可編程或陣列，得到所要求的乘積項(xiàng)之和（SumTerm）；

輸出控制電路和反饋回路：控制運(yùn)算結(jié)果的輸出與反饋；

5.4可編程邏輯器件

5.4.1可編程邏輯器件的基本構(gòu)成可編程與—或陣列——可編程與—或陣列是除現(xiàn)場可編程門陣列（FPGA）外大部分PLD器件實(shí)現(xiàn)各種邏輯功能的基礎(chǔ)。其邏輯功能主要由二極管開關(guān)電路實(shí)現(xiàn)。編程的方法?由用戶編程器控制熔斷的熔絲技術(shù)—一次性編程（OTP:OneTimeProgramble);?用場效應(yīng)管作為編程開關(guān)，編程控制數(shù)據(jù)則存儲于諸如EPROM、EEPROM、FLASHRAM等可重復(fù)擦寫的存儲器中。

5.4可編程邏輯器件

5.4.1可編程邏輯器件的基本構(gòu)成

可編程與—或陣列——可編程與陣列輸出的乘積項(xiàng)接至可編程或陣列的輸入，就構(gòu)成能夠?qū)崿F(xiàn)復(fù)雜邏輯功能（與—或邏輯）的可編程與—或陣列。

5.4可編程邏輯器件

5.4.2可編程邏輯器件的輸出結(jié)構(gòu)——PLD的輸出部分主要作用是提供輸出信號的極性選擇、三態(tài)輸入/輸出控制、輸出信號PLD器件輸出極性選擇電路——同相輸出、反相輸出、互補(bǔ)輸出和可編程極性的寄存與反饋等。

5.4可編程邏輯器件

5.4.3幾種典型的可編程邏輯器件可編程陣列邏輯（PAL）器件特點(diǎn)

PAL器件可以采用多種典型的輸出級結(jié)構(gòu)，可以用來設(shè)計(jì)各種組合與時(shí)序邏輯電路。在使用PAL器件進(jìn)行電路設(shè)計(jì)時(shí)，最主要的制約因素是其能夠有效實(shí)現(xiàn)的電路規(guī)模。?只具有一個(gè)可編程的與陣列和一個(gè)固定的或陣列；?固定的或陣列中，對于每一根輸出線，其相應(yīng)的或邏輯輸入固定接至特定的一組乘積項(xiàng)；

5.4可編程邏輯器件

5.4.3幾種典型的可編程邏輯器件通用邏輯陣列（GAL）器件GAL器件區(qū)別于PAL器件的兩個(gè)主要方面?GAL器件具有一種靈活的、可編程的稱之為輸出邏輯宏單元（OLMC—OutputLogicMicroCell）的輸出級結(jié)構(gòu)；?GAL器件普遍采用了EEPROM的浮柵工藝技術(shù)作為編程部件，具有可擦除、可重新編程的能力；

5.4可編程邏輯器件

5.4.3幾種典型的可編程邏輯器件復(fù)雜可編程邏輯（CPLD）器件CPLD的組成結(jié)構(gòu)?通用邏輯塊（GLB—GenericLogicBlock）；?可編程全局布線區(qū)（GRP—GlobalRoutingPool）；?輸入/輸出單元（IOC—Input/OutputCell）；?輸出布線區(qū)（ORP—OutputRoutingPool）；?時(shí)鐘信號分配網(wǎng)絡(luò)

5.4可編程邏輯器件

5.4.3幾種典型的可編程邏輯器件現(xiàn)場可編程門陣列（FPGA）器件FPGA簡介——FPGA是目前最為先進(jìn)的可編程邏輯器件，它兼有半定制門陣列和普通PLD兩者的優(yōu)點(diǎn)，因而獲得了廣泛的使用。?FPGA在結(jié)構(gòu)上有許多相同的、基本的、功能可配置的邏輯模塊（CLB）組成一個(gè)電路矩陣，用戶通過對CLB的編程實(shí)現(xiàn)所需要的各種復(fù)雜的邏輯功能。在CLB矩陣四周有可配置的I/O模塊（IOB）和外部引腳相連。芯片內(nèi)的各類連線是用戶可編程的，它按照用戶的設(shè)計(jì)連接各個(gè)CLB和IOB.FPGA的優(yōu)點(diǎn)?無NRE費(fèi)用；?用戶可編程實(shí)現(xiàn)設(shè)計(jì)要求；?不需要生產(chǎn)所需要的測試適量；?設(shè)計(jì)實(shí)現(xiàn)方法簡單，設(shè)計(jì)周期短；

5.5半導(dǎo)體存儲器

5.5.1半導(dǎo)體存儲器的分類ROM—只讀存儲器（Read-OnlyMemory）RAM—隨機(jī)存取存儲器（RandomAccessMemory）特殊種類存儲器：多端口RAM，先進(jìn)先出存儲器FIFO固態(tài)ROM可編程ROM（PROM）可擦除ROM（EPROM）電可擦除可編程ROM（E2PROM）SRAM—靜態(tài)存儲器（StaticRandomAccessMemory）DRAM—動態(tài)存儲器（DynamicRandomAccessMemory）

5.5半導(dǎo)體存儲器

5.5.2隨機(jī)存取存儲器RAM——RAM按工作方式可以分成異步Async-RAM和同步Sync-RAM兩類。異步RAM的電路簡單，時(shí)序關(guān)系清晰，但速度較慢；同步RAM必須在系統(tǒng)時(shí)鐘信號的同步下才能正常工作，應(yīng)用較為復(fù)雜，但存取速度極快；——RAM按存儲單元的結(jié)構(gòu)不同，可以分成靜態(tài)SRAM和動態(tài)DRAM兩類。SRAM的特點(diǎn)是集成度高，存取速度快、功耗極低；DRAM則具有存儲單元結(jié)構(gòu)簡單，集成度遠(yuǎn)大于SRAM的優(yōu)點(diǎn)，但其應(yīng)用較復(fù)雜，存取速度相對較慢。

5.5半導(dǎo)體存儲器

5.5.2隨機(jī)存取存儲器RAMRAM的基本組成結(jié)構(gòu)——RAM一般由地址譯碼器、存儲矩陣、讀/寫控制邏輯和三態(tài)雙向緩沖電路等部分組成，其結(jié)構(gòu)圖如下：

5.5半導(dǎo)體存儲器

5.5.2隨機(jī)存取存儲器RAMRAM的基本組成結(jié)構(gòu)——由于RAM存儲矩陣的單元數(shù)極多，為了便于電路實(shí)現(xiàn)，其地址譯碼電路一般均采用行、列雙譯碼結(jié)構(gòu)，在兩者的共同作用下，選中特定的存儲單元。這樣做的好處在于譯碼電路易于設(shè)計(jì)實(shí)現(xiàn)，用于選擇存儲單元的信號線數(shù)目少。

5.5半導(dǎo)體存儲器

5.5.2隨機(jī)存取存儲器RAM靜態(tài)RAM的基本存儲單元

——靜態(tài)基本存儲單元的實(shí)際上是一個(gè)雙穩(wěn)態(tài)觸發(fā)器。

5.5半導(dǎo)體存儲器

5.5.2隨機(jī)存取存儲器RAM靜態(tài)RAM的基本存儲單元

電路說明?M1與M5、M2與M6構(gòu)成兩個(gè)CMOS反向器；?兩個(gè)反向器交叉耦合連接，構(gòu)成R-S觸發(fā)