電子設(shè)計自動化基礎(chǔ)-3課件

電子設(shè)計自動化基礎(chǔ)－31內(nèi)容Verilog結(jié)構(gòu)描述模塊調(diào)用與端口名對應(yīng)方式分級結(jié)構(gòu)（層次式結(jié)構(gòu)）與分級名Verilog結(jié)構(gòu)描述：門級描述基本門級元件基本門與連線延時表示連線驅(qū)動強(qiáng)度2哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述電路描述行為描述：側(cè)重對模塊行為功能的抽象描述結(jié)構(gòu)描述：側(cè)重對模塊內(nèi)部結(jié)構(gòu)實(shí)現(xiàn)的具體描述門級描述：對由基本邏輯門（and、or…）互連而成的具有一定功能的電路模塊的描述結(jié)構(gòu)描述：將上述邏輯門用一個個功能模塊替換，就拓展到一般意義的結(jié)構(gòu)描述結(jié)構(gòu)描述側(cè)重對模塊內(nèi)部結(jié)構(gòu)實(shí)現(xiàn)的具體描述3哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述模塊調(diào)用模塊調(diào)用是Verilog結(jié)構(gòu)描述的基本構(gòu)成方式通過調(diào)用其他模塊來搭建新的模塊如果當(dāng)前模塊不再被其他模塊調(diào)用，此模塊即稱作頂層模塊模塊調(diào)用類型基本門調(diào)用module模塊調(diào)用5哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述模塊調(diào)用的基本形式：

模塊名調(diào)用名（端口名表項）；調(diào)用名是唯一的模塊調(diào)的端口名對應(yīng)方式位置對應(yīng)端口名對應(yīng)：.定義時的端口名(調(diào)用時與之相連的信號名)允許出現(xiàn)不連接的端口6哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述模塊調(diào)用（元件例化）7哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述如果從邏輯電路圖開始給電路圖每個輸入輸出引腳賦以端口名給電路圖每條內(nèi)部連線取連線名給電路圖每個邏輯單元取單元名（調(diào)用名）給本電路模塊取模塊名用module定義相應(yīng)模塊名的結(jié)構(gòu)描述，并將圖中所有輸入輸出端口名列入端口名列表中，再完成對各端口輸入輸出類型說明依照圖中連接關(guān)系，確定單元之間端口信號連接9哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述注意：對于位寬大于1位的內(nèi)部連線，需補(bǔ)充相應(yīng)連線類型說明對于Verilog內(nèi)含的基本門級元件調(diào)用，可以省略調(diào)用名，仿真系統(tǒng)在模擬過程中會給其自動賦予“基本門名$序列號”的缺省名對于Verilog內(nèi)含的基本門級元件調(diào)用，允許在調(diào)用同時給出門的延時參數(shù)和驅(qū)動強(qiáng)度10哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述例：全加器//行為描述vs結(jié)構(gòu)描述（b）門級11哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述全加器行為描述實(shí)例：modulefadder(sum,cout,a,b,cin);//--------端口聲明outputsum,cout；inputa,b,cin；//--------數(shù)據(jù)類型聲明regsum,cout；//--------行為級描述always@（aorborcin）//過程語句begin //過程塊sum=a^b^cin； //過程賦值語句cout=(a&b)|(b&cin)|(cin&a)；endendmodule13哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述全加器結(jié)構(gòu)描述實(shí)例modulefadder(sum,cout,a,b,cin);//-----------端口聲明outputsum,cout；inputa,b,cin；//-----------門級互連 xorU0（sum,a,b,cin）; andU1（net1,a,b）； andU2（net2,a,cin）； andU3（net3,b,cin）； orU4（cout,net1,net2,net3）；endmodule14哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述分級結(jié)構(gòu)（層次式結(jié)構(gòu)）與分級名（HierarchicalName）頂層模塊－>次級模塊－>……不單以模塊為分級依據(jù)：module、task、function、有名塊，每一個都可作為分枝分級名：任何模塊中的調(diào)用元件、task、function以及連線，都可依據(jù)從根出發(fā)經(jīng)各個中間分枝的一條路徑確定它在此設(shè)計中獨(dú)有的標(biāo)識名。15哈爾濱工業(yè)大學(xué)微電子中心本例子中完整的分級名：模塊單元名：toptop.atop.a.amodtop.a.bmod有名塊名： top.block1top.block1.block2top.a.amod.keeptop.a.bmod.keep信號線名： top.stim1top.stim2top.block1.block2.hold top.a.stim1top.a.stim2 op.a.amod.keep.hold op.a.bmod.keep.hold17哈爾濱工業(yè)大學(xué)微電子中心系統(tǒng)結(jié)構(gòu)描述//topmodulemoduletest;//模塊例化fadderU0(sum,cout,a,b,cin);fadder_stimstim1(a,b,cin);endmodule//應(yīng)用激勵modulefadder_stim(a,b,cin);outputa,b,cin;rega,b,cin;initialbegina=0；b=0；cin=0；#5cin=1；#5cin=0；b=1；#5cin=1；#5a=1；b=0；cin=0；#5cin=1；#5cin=0；b=1；#5cin=1；#10$finish；//結(jié)束仿真endendmodule18哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述:門級描述基本元件（BasicPrimitives）：26種門級元件（gate-levelprimitives）：14種開關(guān)級元件(switch-levelprimitives)：12種19哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述:門級描述一、and、nand、or、nor、xor、nxor 門名（輸出，輸入1，輸入2，……）； 特點(diǎn)：只有一個輸出二、buf、not 門名（輸出1，輸出2，……，輸入） 特點(diǎn)：只有一個輸入21哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述:門級描述三、bufif1、bufif0、notif1、notif0 門名（輸出，輸入，使能控制端）； 特點(diǎn)：帶有使能控制端－>三態(tài)輸出四、pullup、pulldown 門名（輸出）； 特點(diǎn)：只有輸出端22哈爾濱工業(yè)大學(xué)微電子中心基本門元件調(diào)用的完整格式：門名

（對1驅(qū)動強(qiáng)度，對0驅(qū)動強(qiáng)度）＃（延遲）調(diào)用名

（端口名表項）；and(out,a,b);or(out,in1,in2,in3);//aprimitiveinstancewithout //instancenamebufU0(out,in);//specifytheinstancenamenotif0#5n0(out,in,enable);//specifythedelay注意端口名列表次序為先output再input。23哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述:門級描述基本門與連線的延時表示門級延時：輸入端發(fā)生變化到輸出發(fā)生變化的門傳輸延時assign語句延時：左端發(fā)生變化到右端發(fā)生變化的延時連線延時：信號在連線上的傳輸延時延時基本表示法： #(d1，d2，d3) d1:上升延時 d2:下降延時 d3:關(guān)斷延時－針對三態(tài)輸出25哈爾濱工業(yè)大學(xué)微電子中心(上升,下降,關(guān)斷)延遲表示法0,x,orZto11,x,orZto00or1toZt_riset_fallt_turnoff26哈爾濱工業(yè)大學(xué)微電子中心and#(3,2)(out,in1,in2); //基本門延時assign#(3,2)out=in1&in2; //assign賦值延時wire#(3,2)out=in1&in2; //連線定義in1in2out32ttt1注意：如果只出現(xiàn)一個延時值，表示統(tǒng)一代表所有狀態(tài)轉(zhuǎn)移的延時；如果出現(xiàn)2個值，則代表d1,d227哈爾濱工業(yè)大學(xué)微電子中心Verilog結(jié)構(gòu)描述:門級描述assign連續(xù)賦值語句的完整格式：assign

（對1驅(qū)動強(qiáng)度，對0驅(qū)動強(qiáng)度）＃（延遲）賦值；連線類型說明的完整格式：連線類型

（對1驅(qū)動強(qiáng)度，對0驅(qū)動強(qiáng)度）＃（延遲）連線名表項；trireg（電荷模式說明）＃（延遲）連線名表項；基本門元件調(diào)用的完整格式：門名

（對1驅(qū)動強(qiáng)度，對0驅(qū)動強(qiáng)度）＃（延遲）調(diào)用名

（端口名表項）；29哈爾濱工業(yè)大學(xué)微電子中心連線驅(qū)動強(qiáng)度的表示StrengthNameStrengthElementModeled DeclarationPrintedLevel AbbreviationAbbreviation(%V)SuStPuLaWeMeSmHi SupplyDriveStrongDrivePullDriveLargeCapacitorWeakDriveMediumCapacitorSmallCapacitorHighImpedance76543210PowersupplyconnectionGateandassignoutputstrength(default)GateandassignoutputstrengthSizeoftriregnetcapacitorGateoftriregnetcapacitorSizeoftriregnetcapacitorSizeoftriregnetcapacitorNotapplicablesupplystrongpulllargeweakmediumsmallhighZ 30哈爾濱工業(yè)大學(xué)微電子中心當(dāng)兩個驅(qū)動強(qiáng)度不同的連線相連時，會以強(qiáng)度等級較高的連線輸出為結(jié)果，例如：當(dāng)沒有使用強(qiáng)度時，Verilog的缺省值是StrongDrive，即（strong0，strong1）31哈爾濱工業(yè)大學(xué)微電子中心Verilog系統(tǒng)函數(shù)為了方便對仿真過程的控制與仿真結(jié)果的分析，Verilog提供了系統(tǒng)函數(shù)，統(tǒng)一以“$”開頭輸出控制：$display,$write,$monitor模擬時標(biāo)：$time,$realtime進(jìn)程控制：$finish,$stop文件讀寫：$readmem其它：$random……32哈爾濱工業(yè)大學(xué)微電子中心Verilog系統(tǒng)函數(shù)

$display與$write$write和$display列出所指定信號的值，它們的功能都相同，唯一不同點(diǎn)在$display輸出結(jié)束后會自動換行，而$write不會換行。EX：$write("%b\t%h\t%d\t%o\n",a,b,c,d)；$display("%b\t%h\t%d\t%o",a,b,c,d)；33哈爾濱工業(yè)大學(xué)微電子中心輸出格式說明符以及轉(zhuǎn)義字符34哈爾濱工業(yè)大學(xué)微電子中心Verilog系統(tǒng)函數(shù)$monitor：輸出變量的任何變化，都會輸出一次結(jié)果；而$write和$display每調(diào)用一次執(zhí)行一次EX：modulemonitor_test；regin;wireout；not#1U0(out,in)；initial$monitor($time,"out=%bin=%b",out,in)；initialbeginin=0；#10in=1；#10in=0；endendmodule35哈爾濱工業(yè)大學(xué)微電子中心Verilog系統(tǒng)函數(shù)$finish與$stop$finish終止仿真器