第三章集成電路的制造工藝

第三章集成電路的制造工藝（1）集成電路設(shè)計(jì)人員雖然不需要直接參與集成電路的工藝流程和掌握工藝的細(xì)節(jié)，但了解集成電路制造工藝的基本原理和過程，對(duì)于集成電路設(shè)計(jì)大有裨益。（2）這些工藝可應(yīng)用于各類半導(dǎo)體器件和集成電路的制造過程。

為何要介紹IC制造工藝？代客戶加工（代工）方式芯片設(shè)計(jì)單位和工藝制造單位的分離。即芯片設(shè)計(jì)單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實(shí)現(xiàn)，即代客戶加工（簡稱代工）方式。代工方式已成為集成電路技術(shù)發(fā)展的一個(gè)重要特征無生產(chǎn)線設(shè)計(jì)與代工方式的關(guān)系圖PDK文件首先，代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計(jì)文件PDK（PocessDesignKits)通過因特網(wǎng)傳送給設(shè)計(jì)單位。PDK文件包括：工藝電路模擬用的器件的SPICE參數(shù)，版圖設(shè)計(jì)用的層次定義，設(shè)計(jì)規(guī)則，晶體管、電阻、電容等元件和通孔（VIA）、焊盤等基本結(jié)構(gòu)的版圖，與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)規(guī)則檢查（DRC）、參數(shù)提?。‥XT）和版圖電路對(duì)照（LVS）用的文件。電路設(shè)計(jì)和電路仿真設(shè)計(jì)單位根據(jù)研究項(xiàng)目提出的技術(shù)指標(biāo)，在自己掌握的電路與系統(tǒng)知識(shí)的基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進(jìn)行電路設(shè)計(jì)、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對(duì)照LVS，最終生成通常稱之為GDS-Ⅱ格式的版圖文件。掩模與流片代工單位根據(jù)設(shè)計(jì)單位提供的GDS-Ⅱ格式的版圖數(shù)據(jù)，首先制作掩模（Mask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩模上。一張掩模一方面對(duì)應(yīng)于版圖設(shè)計(jì)中的一層的圖形，另一方面對(duì)應(yīng)于芯片制作中的一道或多道工藝。在一張張掩模的參與下，工藝工程師完成芯片的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有序的固化到芯片上。這一過程通常簡稱為“流片”參數(shù)測(cè)試和性能評(píng)估設(shè)計(jì)單位對(duì)芯片進(jìn)行參數(shù)測(cè)試和性能評(píng)估。符合技術(shù)要求時(shí)，進(jìn)入系統(tǒng)應(yīng)用。從而完成一次集成電路設(shè)計(jì)、制造和測(cè)試與應(yīng)用的全過程。代工工藝代工（Foundry）廠家無錫上華（0.6/0.5mCOS和4mBiCMOS工藝)上海先進(jìn)半導(dǎo)體公司(1mCOS工藝)首鋼NEC(1.2/0.18mCOS工藝)上海華虹NEC(0.35mCOS工藝)上海中芯國際(8英寸晶圓0.25/0.18mCOS工藝)境外代工廠家一覽表芯片工程與多項(xiàng)目晶圓計(jì)劃集成電路設(shè)計(jì)需要的知識(shí)范圍集成電路設(shè)計(jì)：門檻很高系統(tǒng)知識(shí)：應(yīng)用范圍涉及面很廣電路知識(shí)：是核心知識(shí)（技術(shù)和經(jīng)驗(yàn)）工具知識(shí)：包括硬件描述語言和設(shè)計(jì)流程工藝知識(shí)：微電子技術(shù)和版圖設(shè)計(jì)經(jīng)驗(yàn)實(shí)際上的制作過程是很復(fù)雜的，有的甚至要有幾百個(gè)步驟。但其涉及到的基本工藝無外乎以下幾種集成電路工藝簡介

P型襯底(摻雜濃度低)N+N+SGBDNMOS1、硅片檢測(cè)SUB硅片規(guī)格：晶向P(100)

電阻率25.5~42.5ohm.cm

厚度525+/-20umSi2、初氧

SUB初氧（2）厚度：4100+/400A作用：作為Nwell注入的掩蔽輔助層SiSiO23、PWELL注入PSUBSiSiO2注入條件：B，50kev，3E124、腐蝕SiO2PSUBSiSiO2漂光由Nwell推進(jìn)所生成的氧化層。5、基氧PSUBSiSiO2基氧厚度：375+/-50A作為Si3N4與Si之間的應(yīng)力緩沖層。6、柵氧化SiSiO2PSUB氧化層厚度：425+/-15A,柵氧化層是NMOS工藝中要求最高的工藝，極容易導(dǎo)致器件的失效。7、多晶沉積PSUBSiSiO2Poly多晶Si柵整片無膠注入PSUBSiSiO2PRPoly8、涂光刻膠9、光刻多晶一SiSiO2PRPoly光刻后留下的部分包括：柵、電容的下極板。（掩模版——曝光——顯影）PSUB10、刻蝕多晶一PSUBSiSiO2PRPoly11、去膠采用濕法去膠（1）+（2）菜單去膠。PSUBSiSiO2PRPoly12、多晶一氧化此氧化層作為電容的介質(zhì)層。PSUBSiSiO2PRPoly13、N+區(qū)注入SiSiO2PRPolyN+注入條件：As，110kev，6E15PSUB14、BPSG淀積

BPSG厚度：8000+/-1000A用作多晶和AL的隔離介質(zhì)PSUBBPSGSiSiO2PRPolyN+15、BPSG流動(dòng)緩和BPSG的棱角以利于AL的爬坡和臺(tái)階覆蓋。完成

N＋和P＋源漏結(jié)的最終推進(jìn)。至此完成了晶體管部分的制作。PSUBBPSGSiSiO2PRPolyN+16、腐蝕接觸孔PSUB開引線孔采用先濕后干的兩步工藝以利于AL在孔內(nèi)的臺(tái)階覆蓋。BPSGSiSiO2PRPolyN+17、刻蝕接觸孔開引線孔采用先濕后干的兩步工藝以利于AL在孔內(nèi)的臺(tái)階覆蓋。PSUBBPSGSiSiO2PRPolyN+18、去膠去膠工藝：干法去膠（1）+濕法去膠（2）PSUBBPSGSiSiO2PRPolyN+19、濺射鋁采用AlSiCu

濺射。用作各晶體管之間的聯(lián)線。PSUBAlBPSGSiSiO2PRPolyN+20、光刻鋁定義鋁線區(qū)域。PSUBAlBPSGSiSiO2PRPolyN+21、刻蝕鋁PSUBAlBPSGSiSiO2PRPolyN+22、去膠去膠工藝：干法去膠（2）PSUBAlBPSGSiSiO2PRPolyN+23、Si3N4鈍化作為器件的保護(hù)層。PSUBPadAlBPSGSiSiO2PRPolyN+24、合金，門檢驗(yàn)，待PVM合金步驟是實(shí)現(xiàn)金屬化的過程，對(duì)于器件的穩(wěn)定性有良好的促進(jìn)作用。合金步驟還助于消除在物理工藝過程中產(chǎn)生的電離陷阱，積累電荷的因素。ProcessFlowPhotoResistThermalOxNitrideEpiAmorph.SiNPolyPPolyN+Si