fpga1可編程器件概述課件

FPGA設(shè)計(jì)基礎(chǔ)可編程邏輯器件概述FPGA基本概念FPGA是FieldProgrammableGateArray的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件（PLD）的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的。圖1.1ASIC的分類(lèi)第一個(gè)在可編程邏輯器件中用到的技術(shù)是熔絲鏈技術(shù)。出廠時(shí)的元件之間是通過(guò)熔絲連接的，如圖所示。圖中所示的熔絲類(lèi)似日常生活中所用的保險(xiǎn)絲，當(dāng)電流非常大時(shí)，熔絲便熔斷。當(dāng)熔絲熔斷后，與熔絲相連接的輸入被斷開(kāi)，由于上拉電阻的作用，輸入端的邏輯值為邏輯高電平。2、反熔絲技術(shù)

反熔絲與熔絲技術(shù)相反，它在施加電壓之前是斷開(kāi)的，而在施加了電壓后形成導(dǎo)體。下圖說(shuō)明了反熔絲電路的形成。特點(diǎn)：體積小，集成度高，速度高，易加密，抗干擾，耐高溫、只能一次編程，在設(shè)計(jì)初期階段不靈活3、EPROM技術(shù)

Intel公司在1971年首次開(kāi)發(fā)了可擦除可編程的只讀存儲(chǔ)器EPROM這種器件是通過(guò)施加高壓信號(hào)進(jìn)行編程，將器件置于紫外線，就可以擦除其內(nèi)容。WLBLVDDM5M6M4M1M2M3BLQQ6管SRAMDRAMPLD出現(xiàn)的背景采用中小規(guī)模器件的局限：電路板面積很大，芯片數(shù)量很多，功耗大，可靠性低－－提高芯片的集成度。設(shè)計(jì)比較困難－－能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤。電路修改很麻煩－－提供方便的修改手段?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)簡(jiǎn)單PLD的結(jié)構(gòu)簡(jiǎn)單PLD的基本結(jié)構(gòu)圖1.3PROM陣列結(jié)構(gòu)圖圖1.4PLA陣列結(jié)構(gòu)圖圖1.5PAL（GAL）的陣列結(jié)構(gòu)圖

雖然SPLD有結(jié)構(gòu)簡(jiǎn)單、設(shè)計(jì)靈活、對(duì)開(kāi)發(fā)軟件的要求低等優(yōu)點(diǎn)，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。隨著技術(shù)的不斷進(jìn)步，復(fù)雜可編程邏輯器件得到了快速的發(fā)展。

種類(lèi)：ＥＰＬＤ／ＣＰＬＤ；ＦＰＧＡ；特點(diǎn)：高密度，高速度，低功耗；

復(fù)雜可編程PLDEPLD和CPLD的基本結(jié)構(gòu)：隨著可編程邏輯器件應(yīng)用的日益廣泛，許多IC制造廠家涉足PLD/FPGA領(lǐng)域。目前世界上有十幾家生產(chǎn)CPLD/FPGA的公司。雖然這些公司的產(chǎn)品都有自己的特點(diǎn)，但總體結(jié)構(gòu)大致相同。EPLD和CPLD器件包含三種主要資源：IOB、宏單元和互聯(lián)矩陣（PIA）EPLD和CPLD的基本結(jié)構(gòu)

圖1.６MAX7000A器件基本結(jié)構(gòu)圖1.7MAX7000A的宏單元宏單元的三大組成部分可編程觸發(fā)器乘積項(xiàng)結(jié)構(gòu)的邏輯實(shí)現(xiàn)原理下面我們以一個(gè)簡(jiǎn)單的電路為例,具體說(shuō)明CPLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的，電路如下圖：

圖1.8假設(shè)組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D+B*C*!D。

PLD將以下面的方式來(lái)實(shí)現(xiàn)組合邏輯f:圖1.9I/O控制塊

是內(nèi)部信號(hào)到I/O引腳的接口部分，它的功能是：用合適的電平把內(nèi)部的信號(hào)驅(qū)動(dòng)到外部的引腳上。通過(guò)全局使能信號(hào)可以把I/O引腳配置為輸入、輸出和雙向工作方式。FPGA的基本結(jié)構(gòu)圖1.10FPGA的基本結(jié)構(gòu)內(nèi)部結(jié)構(gòu)由三個(gè)部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部互連資源（PIR）可編程邏輯塊（CLB）CLB（ConfigurableLogicBlock）是FPGA的主要組成部分，是實(shí)現(xiàn)邏輯函數(shù)功能的基本單元。

不同廠家稱(chēng)謂不同，Altera稱(chēng)之為“邏輯陣列塊”LAB，Xilinx稱(chēng)之謂“可配置邏輯塊”CLB。結(jié)構(gòu)組成上略有不同，但原理概念上是一樣的。

基本的CLB有三種：基于查找表（LUT）結(jié)構(gòu)的、基于多路開(kāi)關(guān)結(jié)構(gòu)和多極與非門(mén)結(jié)構(gòu)。但現(xiàn)在市場(chǎng)上的FPGA都是基于查找表結(jié)構(gòu)的。LAB由8個(gè)LE和局部互連資源組成LAB為8個(gè)LE提供4個(gè)控制信號(hào)（2CLK，2CLR/SET）LAB還含有“進(jìn)位輸入/輸出”和“級(jí)連輸入/輸出”8個(gè)LE的輸出可以同時(shí)送到行互連線、列互連線和LAB局部互連。alteraLAB的內(nèi)部結(jié)構(gòu)alteraFLEX/ACEXLAB的內(nèi)部結(jié)構(gòu)LE的構(gòu)成：4輸入LUT、FF、MUX、進(jìn)位鏈和級(jí)聯(lián)鏈進(jìn)位鏈和級(jí)連鏈進(jìn)位鏈提供LE之間超速進(jìn)位功能(<0.2ns)，低位進(jìn)位信號(hào)通過(guò)進(jìn)位鏈進(jìn)位到高位。用于高速計(jì)數(shù)器、加法器、比較器等。級(jí)連鏈相鄰的LUT通過(guò)級(jí)連鏈串連起來(lái)，組合實(shí)現(xiàn)更多輸入的復(fù)雜邏輯功能（每增加一個(gè)LE，函數(shù)功能可增加4個(gè)有效的輸入）。進(jìn)位鏈/級(jí)連鏈的使用都由系統(tǒng)工具自動(dòng)選用?？删幊痰幕ミB資源PIR用于實(shí)現(xiàn)FPGA內(nèi)部CLB之間以及CLB與IOB的可編程連接。PIR包括各種長(zhǎng)度的金屬連線線段和可編程連接開(kāi)關(guān)。片內(nèi)連線按相對(duì)長(zhǎng)度分為：?jiǎn)伍L(zhǎng)度線、雙長(zhǎng)度線和長(zhǎng)線?？膳渲肐/O模塊（IOB）和CPLD一樣，用作為芯片內(nèi)部邏輯與外引腳的接口，每個(gè)IOB對(duì)應(yīng)一個(gè)引腳，可單獨(dú)配置成輸入/輸出或雙向?qū)傩?。CPLD與FPGA的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable編程存儲(chǔ)內(nèi)部EEPROMSRAM，