第六章 可編程邏輯器件

《電子系統(tǒng)設(shè)計(jì)與實(shí)踐》

第6章可編程邏輯器件

可編程邏輯器件（ProgrammableLogicDevice，PLD）是一種大規(guī)模集成電路芯片，它可根據(jù)用戶的實(shí)際要求，由用戶或集成電路（IC）制造廠商對(duì)其進(jìn)行編程，從而制造符合用戶要求的專用電路。單片PLD上集成了大量邏輯門和具有一定功能的邏輯單元。PLD的基本結(jié)構(gòu)如圖6.1.1所示。其中，與陣列用以產(chǎn)生“與”邏輯項(xiàng)（乘積項(xiàng)），或陣列用以把所有與門輸出的乘積項(xiàng)構(gòu)成“與-或”形式的邏輯函數(shù)。6.1.1可編程邏輯器件的特點(diǎn)6.1可編程邏輯器件概述6.1.1可編程邏輯器件的特點(diǎn)6.1可編程邏輯器件概述根據(jù)PLD門電路的集成度，可將其分為低密度和高密度PLD兩大類根據(jù)PLD中與陣列、或陣列是否可編程，可分為三種基本類型：根據(jù)PLD的結(jié)構(gòu)體系，可將其分為簡(jiǎn)單PLD（即SPLD，如PAL、GAL）、復(fù)雜PLD（如CPLD）和現(xiàn)場(chǎng)可編程門陣列FPGA三大類6.1.2可編程邏輯器件的分類6.1可編程邏輯器件概述傳統(tǒng)的邏輯電路表示方法不適合于描述可編程邏輯器件PLD的內(nèi)部結(jié)構(gòu)和功能。為此可以采取一種新的邏輯表示法——PLD表示法。這種表示法在芯片內(nèi)部配置和邏輯圖之間建立了一一對(duì)應(yīng)的關(guān)系，并將邏輯圖和真值表結(jié)合起來(lái)，構(gòu)成了一種緊湊而易于識(shí)讀的表達(dá)形式。6.1.3可編程邏輯器件的電路表示法6.1可編程邏輯器件概述

6.1可編程邏輯器件概述

6.1可編程邏輯器件概述可編程邏輯器件SPLD、CPLD和FPGA等都采用可編程元件存儲(chǔ)邏輯配置數(shù)據(jù)或作為電子開(kāi)關(guān)使用。常用的可編程元件有3種類型：熔絲（Fuse）或反熔絲（Antifuse）開(kāi)關(guān)元件；浮柵編程元件，即EPROM和EEPROM；SRAM配置存儲(chǔ)器元件。

6.1.4可編程元件6.1可編程邏輯器件概述（1）熔絲開(kāi)關(guān)和反熔絲開(kāi)關(guān)（2）浮柵編程技術(shù)（3）SRAM配置存儲(chǔ)器6.1.4可編程元件6.2簡(jiǎn)單的可編程邏輯器件6.2.1PROM的PLD表示法可編程陣列邏輯器件（PAL）是20世紀(jì)70年代后期推出的PLD器件。它采用可編程與門陣列和固定連接或門陣列的基本結(jié)構(gòu)形式，一般采用熔絲編程技術(shù)實(shí)現(xiàn)與門陣列的編程。各種型號(hào)PAL的門陣列規(guī)模有大有小，但基本結(jié)構(gòu)類似。

6.2.2可編程陣列邏輯器件

6.2簡(jiǎn)單的可編程邏輯器件6.2簡(jiǎn)單的可編程邏輯器件通用陣列邏輯（GAL）器件是在PAL器件的基礎(chǔ)上產(chǎn)生的新一代器件，其結(jié)構(gòu)與PAL器件一樣，也是由可編程的與陣列去驅(qū)動(dòng)固定的或陣列，但它的輸出單元的結(jié)構(gòu)與PAL器件完全不同。GAL器件的每個(gè)輸出引腳都接有一個(gè)輸出邏輯宏單元（OLMC）

6.2.3可編程通用陣列邏輯器件

6.2簡(jiǎn)單的可編程邏輯器件

6.2簡(jiǎn)單的可編程邏輯器件GAL的基本結(jié)構(gòu)8個(gè)輸入緩沖器（2～9腳）與8個(gè)反饋/輸入緩沖器88個(gè)與門可形成與陣列的64個(gè)乘積項(xiàng)。8個(gè)輸出邏輯宏單元OLMC，系統(tǒng)時(shí)鐘CLK（腳1）輸入緩沖器，三態(tài)輸出緩沖器的公用使能信號(hào)（腳11）的輸入緩沖器。6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件

輸出邏輯宏單元OLMC輸出邏輯宏單元OLMC(n)（屬于引腳號(hào)n的OLMC）的邏輯圖，OLMC(n)由4個(gè)多路開(kāi)關(guān)MUX、1個(gè)D觸發(fā)器及4個(gè)門G1～G4組成。通過(guò)不同的選擇方式可以產(chǎn)生多種輸出結(jié)構(gòu)。6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件

6.2簡(jiǎn)單的可編程邏輯器件

①寄存器模式：在寄存器模式下，OLMC有如下兩種輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)寄存器模式組合輸出雙向口結(jié)構(gòu)6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件

6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件

②復(fù)合模式：在復(fù)合模式下，OLMC則有如下兩種結(jié)構(gòu)。組合輸出雙向口結(jié)構(gòu)（如圖所示）：大致與寄存器模式下組合輸出雙向口結(jié)構(gòu)相同，區(qū)別是引腳CLK、OE在寄存器模式下為專用公共引腳，不可他用。組合輸出結(jié)構(gòu)（如圖所示）：除了無(wú)反饋外，其他同組合輸出雙向口結(jié)構(gòu)。6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件

6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件

③簡(jiǎn)單模式：在簡(jiǎn)單模式下OLMC可定義為如下3種輸出結(jié)構(gòu)。反饋輸入結(jié)構(gòu)輸出反饋結(jié)構(gòu)簡(jiǎn)單模式輸出結(jié)構(gòu)6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件6.2.3可編程通用陣列邏輯器件6.2簡(jiǎn)單的可編程邏輯器件CPLD將簡(jiǎn)單PLD（PAL、GAL等）的概念做了進(jìn)一步的擴(kuò)展，并提高了器件的集成度。與簡(jiǎn)單PLD相比，CPLD允許有更多的輸入信號(hào)、更多的乘積項(xiàng)和更多的宏單元，包含多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè)GAL器件6.3.1CPLD的基本結(jié)構(gòu)6.3復(fù)雜的可編程邏輯器件（CPLD）6.3復(fù)雜的可編程邏輯器件（CPLD）MAX7000系列器件是高性能、高密度CMOSCPLD，在制造工藝上采用了先進(jìn)的CMOSEEPROM技術(shù)每個(gè)芯片包含4個(gè)專用輸入，可用做通用輸入，也可作為每個(gè)宏單元和I/O引腳的高速、全局控制信號(hào)。其中，全局控制信號(hào)包括時(shí)鐘、異步清零和2個(gè)輸出使能。6.3.2MAX7000系列器件結(jié)構(gòu)6.3復(fù)雜的可編程邏輯器件（CPLD）6.3復(fù)雜的可編程邏輯器件（CPLD）1．邏輯陣列塊2．宏單元3．?dāng)U展乘積項(xiàng)4．可編程連線陣列5．I/O控制塊6.3.2MAX7000系列器件結(jié)構(gòu)6.3復(fù)雜的可編程邏輯器件（CPLD）6.3復(fù)雜的可編程邏輯器件（CPLD）6.3.2MAX7000系列器件結(jié)構(gòu)6.3復(fù)雜的可編程邏輯器件（CPLD）現(xiàn)場(chǎng)可編程門陣列（FPGA）是20世紀(jì)80年代中期發(fā)展起來(lái)的另一種類型的可編程器件。與前面討論過(guò)的可編程器件相比，F(xiàn)PGA不受“與-或”陣列結(jié)構(gòu)上的限制及含有觸發(fā)器和I/O端數(shù)量上的限制，可以靠?jī)?nèi)部的邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級(jí)邏輯功能，并且具有更高的密度和更大的靈活性。目前，F(xiàn)PGA已成為設(shè)計(jì)數(shù)字電路或系統(tǒng)的首選器件之一6.4.1現(xiàn)場(chǎng)可編程門陣列的基本原理6.4現(xiàn)場(chǎng)可編程門陣列6.4.1現(xiàn)場(chǎng)可編程門陣列的基本原理6.4現(xiàn)場(chǎng)可編程門陣列FLEX（靈活邏輯單元矩陣）系列是Altera應(yīng)用非常廣泛的產(chǎn)品，包括FLEX8000和FLEX

10K等。這些器件具有比較高的集成度及豐富的寄存器資源，采用了快速、可預(yù)測(cè)延時(shí)的連續(xù)式布式結(jié)構(gòu)，是一種將CPLD和FPGA的優(yōu)點(diǎn)結(jié)合于一體的器件，具有較高的性價(jià)比。6.4.2FLEX10K系列器件結(jié)構(gòu)

6.4現(xiàn)場(chǎng)可編程門陣列6.4現(xiàn)場(chǎng)可編程門陣列1．嵌入式陣列塊 嵌入式陣列塊（EAB）是一種輸入和輸出端帶有寄存器的非常靈活的RAM，既可以作為存儲(chǔ)器使用，也可以實(shí)現(xiàn)邏輯功能2．邏輯陣列塊（LAB）3．邏輯單元（LE）6.4.2FLEX10K系列器件結(jié)構(gòu)

6.4現(xiàn)場(chǎng)可編程門陣列（1）進(jìn)位鏈（2）級(jí)聯(lián)鏈（3）LE的工作模式①正常模式②運(yùn)算模式③加/減計(jì)數(shù)模式④可清除的計(jì)數(shù)模式（4）清除/置位邏輯控制6.4.2FLEX10K系列器件結(jié)構(gòu)

6.4現(xiàn)場(chǎng)可編程門陣列4．快速通道（FastTrack）6.4.2FLEX10K系列器件結(jié)構(gòu)

6.4現(xiàn)場(chǎng)可編程門陣列5．輸入/輸出單元（IOE）6．?dāng)?shù)據(jù)配置與下載7．FLEX10K10

器件引腳及主要電氣參數(shù)

FLEXEPF10K10ByteBlaster下載電纜通過(guò)標(biāo)準(zhǔn)并口與計(jì)算機(jī)相連,實(shí)現(xiàn)在系統(tǒng)編程。它的構(gòu)成為：與計(jì)算機(jī)并口相連的25針插座、與目標(biāo)PCB板插座相連的10針插頭和25針到10針的變換電路。6.5.1ByteBlaster外形6.5并口下載電纜ByteBlaster的原理電路及使用6.5.1ByteBlaster外形6.5并口下載電纜ByteBlaster的原理電路及使用6.5.2ByteBlaster內(nèi)部電路與信號(hào)定義6.5并口下載電纜ByteBlaster的原理電路及使用（1）單個(gè)MAX器件的JTAG編程將ByteBlaster電纜的一端與微機(jī)的并口相連（LPT1），另一端10針插頭與裝配有PLD器件的PCB板上的插座相連，

6.5.3編程配置方式6.5并口下載電纜ByteBlaster的原理電路及使用（2）多個(gè)MAX/FLEX器件的JTAG編程/配置6.5.2ByteBlaster內(nèi)部電路與信號(hào)定義6.5并口下載電纜ByteBlaster的原理電路及使用（3）單個(gè)FLEX器件的JTAG方式配置單個(gè)FLEX器件可以使用JTAG方式配置數(shù)據(jù)，

6.5.2ByteBlaster內(nèi)部電路與信號(hào)定義6.5并口下載電纜ByteBlaster的原理電路及使用Lattice是最早推出PLD的公司，如GAL器件就是由Lattice最早開(kāi)發(fā)生產(chǎn)的。Lattice公司的CPLD產(chǎn)品主要有ispLSI、ispMACH等系列。20世紀(jì)90年代以來(lái)，Lattice首先發(fā)明了isp下載方式，并將E2CMOS與ISP相結(jié)合，使CPLD的應(yīng)用領(lǐng)域有了巨大的擴(kuò)展。6.6.1Lattice公司CPLD器件系列

6.6FPGA/CPLD產(chǎn)品概述（1）ispLSI器件系列ispLSI系列器件是Lattice公司于20世紀(jì)90年代以來(lái)推出的高性能大規(guī)?？删幊踢壿嬈骷?，集成度在1000門到60000門之間（2）ispLSI器件的結(jié)構(gòu)與特點(diǎn)①采用UltraMOS工藝②系統(tǒng)可編程功能，③邊界掃描測(cè)試功能④加密功能⑤短路保護(hù)功能6.6.1Lattice公司CPLD器件系列

6.6FPGA/CPLD產(chǎn)品概述（1）Virtex-E系列FPGA（2）SpartanⅡ器件系列（3）XC9500系列CPLD（4）XilinxFPGA配置器件SPROM（5）Xilinx的IP核6.6.2Xilinx公司的FPGA和CPLD器件系列

6.6FPGA/CPLD產(chǎn)品概述Altera是全球著名的PLD生產(chǎn)廠商，其產(chǎn)品按照推出的先后順序依次為Classic系列、MAX（MultipleArrayMatrix）系列、FLEX（FlexibleLogicElementmatrix）系列、APEX（AdvancedLogicElementMatrix）系列、ACEX系列和Stratix系列等。這些器件的內(nèi)部連線均采用連續(xù)式互連線結(jié)構(gòu)6.6.3Altera公司的FPGA和CPLD器件系列

6.6FPGA/CPLD產(chǎn)品概述

6.6FPGA/CPLD產(chǎn)品概述（

1）MAX系列CPLD（2）FLEX系列FPGA（3）ACEX系列FPGA（4）APEX系列FPGA（5）Stratix系列FPGA（6）Altera宏功能塊及IP核6.6.3Altera公司的FPGA和CPLD器件系列

6.6FPGA/CPLD產(chǎn)品概