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第11章數(shù)模與模數(shù)轉(zhuǎn)換器將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的電路稱(chēng)為數(shù)模轉(zhuǎn)換器(DAC—DigitaltoAnalogConverter),而將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的電路則稱(chēng)為模數(shù)轉(zhuǎn)換器(AnalogtoDigitalConverter)。11.1數(shù)模和模數(shù)轉(zhuǎn)換的作用數(shù)字系統(tǒng)信息處理能力強(qiáng)、精度高;穩(wěn)定可靠,抗噪聲和抗干擾能力強(qiáng);具有靈活的可編程性。在國(guó)防、工業(yè)和文化生活中得到廣泛的應(yīng)用,成為現(xiàn)代電子技術(shù)應(yīng)用的主流。back圖11.1.1工業(yè)控制系統(tǒng)框圖示例變換器傳感器防混低通濾波器模數(shù)轉(zhuǎn)換器數(shù)字處理子系統(tǒng)數(shù)模轉(zhuǎn)換器模擬執(zhí)行機(jī)構(gòu)數(shù)字執(zhí)行機(jī)構(gòu)電量非電量數(shù)字量或開(kāi)關(guān)量模擬子系統(tǒng)模擬子系統(tǒng)重構(gòu)低通濾波器數(shù)模、模數(shù)轉(zhuǎn)換器是模擬系統(tǒng)與數(shù)字系統(tǒng)的橋梁,稱(chēng)為接口電路。它們是用數(shù)字系統(tǒng)處理模擬信號(hào)所必須的電子電路。back11.2數(shù)模轉(zhuǎn)換器(DAC)

圖11.2.1DAC框圖開(kāi)關(guān)網(wǎng)絡(luò)解碼網(wǎng)絡(luò)寄存器基準(zhǔn)電源電路VREF.........變換網(wǎng)絡(luò)D0D1...Dn-1n位輸入數(shù)字量被鎖存于寄存器中,分別控制n個(gè)模擬電子開(kāi)關(guān)(開(kāi)關(guān)網(wǎng)絡(luò))的通斷;對(duì)每一次確定的數(shù)字量輸入,解碼網(wǎng)絡(luò)和開(kāi)關(guān)網(wǎng)絡(luò)組成相應(yīng)的線性電路,輸出與對(duì)應(yīng)數(shù)字量和基準(zhǔn)電壓成正比的電壓或電流。back11.2.1倒T形電阻網(wǎng)絡(luò)DAC1.工作原理

2R

2R

2R

2R

2R

R

R

R

+

Rf

I/8

I/4

I/2

I

I/2

I/4

I/8

I/16

I/16

VREF

S3

S2

S1

S0

D3

D2

D1

D0

Ov

圖11.2.24位倒T形電阻網(wǎng)絡(luò)DAC

IO1

IO2

R

1

2

3

4

N

P

(LSB)

(MSB)

back如果Di=1,開(kāi)關(guān)的定端”○”與運(yùn)放的反相輸入端N相連;如果Di=0,開(kāi)關(guān)的定端與運(yùn)放的同相輸入端P相連。單刀雙置開(kāi)關(guān)可以用雙極型三極管或MOS管實(shí)現(xiàn)。圖11.2.3CMOS模擬開(kāi)關(guān)

TN2

1

Di

TN1Si

N

PA

數(shù)字量Di控制NMOS開(kāi)關(guān)管TN1和TN2。如果Di=1,TN1導(dǎo)通,TN2截止,固定端A與N(運(yùn)放的反相端)相連;如果Di=0,TN1截止,TN2導(dǎo)通,固定端A與P(運(yùn)放的同相端)相連。backDAC的應(yīng)用:斜坡發(fā)生器

Ov

D9

+

D0

D1

圖11.2.5

斜坡電壓發(fā)生器(a)原理框圖(b)波形

10位二進(jìn)制計(jì)數(shù)器

DAC

AD

7520

Rf

IO1

IO2

GND

CP

t

/

TCP

O

1023

2047

LSB

Ov

(a)

(b)

A

VREF=5V

10位二進(jìn)制計(jì)數(shù)器對(duì)周期脈沖CP計(jì)數(shù),輸出自然二進(jìn)制碼,DAC將其轉(zhuǎn)換為階梯電壓,近似線性電壓輸出,如圖(b)所示。階梯高度為單位電壓LSBback11.2.2權(quán)電流型DAC在倒T形電阻網(wǎng)絡(luò)DAC中,由于模擬電子開(kāi)關(guān)的導(dǎo)通電阻不等,使得電阻網(wǎng)絡(luò)不能準(zhǔn)確地按R-2R構(gòu)成,導(dǎo)致并聯(lián)電阻的電流偏離權(quán)電流值(I/2、I/4、I/8、I/16、…),使輸出產(chǎn)生誤差。為克服這一缺點(diǎn),用多路電流源產(chǎn)生準(zhǔn)確的權(quán)電流,形成權(quán)電流型DAC,

+

Rf

2R

R

R

R

R

I/2

I/4

I/8

I/16

I/16

VREF

S3

S2

S1

S0

D3

D2

D1

D0

Ov

圖11.2.64位權(quán)電流型DAC

2R

2R

2R

2R

I=VREF/R

+

R

I

-VEE

權(quán)電流網(wǎng)絡(luò)

IB0

靜態(tài)偏置電流

T3

T2

T1

T0

TC

TR

開(kāi)關(guān)網(wǎng)絡(luò)

IO1

A2

A1

(MSB)

(LSB)

back

+

Rf

2R

R

R

R

R

I/2

I/4

I/8

I/16

I/16

VREF

S3

S2

S1

S0

D3

D2

D1

D0

Ov

圖11.2.64位權(quán)電流型DAC

2R

2R

2R

2R

I=VREF/R

+

R

I

-VEE

權(quán)電流網(wǎng)絡(luò)

IB0

靜態(tài)偏置電流

T3

T2

T1

T0

TC

TR

開(kāi)關(guān)網(wǎng)絡(luò)

IO1

A2

A1

(MSB)

(LSB)

例如,計(jì)算T2的射極到負(fù)電源(-VEE)間的等效電阻的電路圖11.2.7

計(jì)算T2射極到負(fù)電源間的等效電阻

R

R

R

-VEE

2R

R

2R

2R

2R

2R

VEVEVETRT3T2T1T0Tc例如,計(jì)算T2的射極到負(fù)電源(-VEE)間的等效電阻的電路如圖11.2.7所示。等效電阻為:

圖11.2.7

計(jì)算T2射極到負(fù)電源間的等效電阻

R

R

R

-VEE

2R

R

2R

2R

2R

2R

VEVEVER

2IE

2R

2R

VE

VE

-VEE

IE

IE

backTRT3T2T1T0Tc-VEET2

+

Rf

2R

R

R

R

R

I/2

I/4

I/8

I/16

I/16

VREF

S3

S2

S1

S0

D3

D2

D1

D0

Ov

圖11.2.64位權(quán)電流型DAC

2R

2R

2R

2R

I=VREF/R

+

R

I

-VEE

權(quán)電流網(wǎng)絡(luò)

IB0

靜態(tài)偏置電流

T3

T2

T1

T0

TC

TR

開(kāi)關(guān)網(wǎng)絡(luò)

IO1

A2

A1

(MSB)

(LSB)

同樣,由電路可知,三極管TR、T3、T2、T1、T0和TC的射極電位相等(VE),它們的射極到負(fù)電源(-VEE)間的等效電阻依次為R、2R、4R、8R、16R(按2n遞增的電阻稱(chēng)為權(quán)電阻)和16R。back權(quán)電流網(wǎng)絡(luò)輸出到開(kāi)關(guān)網(wǎng)絡(luò)的權(quán)電流為I、I/2、I/4、I/8。所以,輸出電壓為:

即輸出電壓與輸入自然二進(jìn)制數(shù)成正比,實(shí)現(xiàn)數(shù)模轉(zhuǎn)換。注意,由于多路電流源輸出電流是單向的,所以,權(quán)電流型DAC的基準(zhǔn)電壓VREF只能為正。back推廣到一般情況,n位權(quán)電流型DAC的輸出電壓為BZ是n位自然二進(jìn)制數(shù),K是1個(gè)單位數(shù)字量對(duì)應(yīng)的電壓,稱(chēng)為單位電壓,常記為L(zhǎng)SB。back11.2.3DAC的雙極性輸出(略)

+

Rf

2R

R

R

R

R

I/2

I/4

I/8

I/16

I/16

VREF

S3

S2

S1

S0

D3

D2

D1

D0

Ov

圖11.2.84位權(quán)電流型雙極性DAC(偏移二進(jìn)制碼)

2R

2R

2R

2R

I=VREF/R

+

R

I

-VEE

權(quán)電流網(wǎng)絡(luò)

IB0

靜態(tài)偏置電流

T3

T2

T1

T0

TC

TR

IO1

2R

IP=VREF/2R=I/2

A1

A2

如果單極性輸出電壓減去BZ的中值BZZ對(duì)應(yīng)的輸出電壓值,則變?yōu)殡p極性輸出電壓:BP稱(chēng)為偏移二進(jìn)制碼,其值域?yàn)閇-2n-1,2n-1-1],故輸出變?yōu)殡p極性電壓。back

+

Rf

2R

R

R

R

R

I/2

I/4

I/8

I/16

I/16

VREF

S3

S2

S1

S0

D3

D2

D1

D0

Ov

圖11.2.84位權(quán)電流型雙極性DAC(偏移二進(jìn)制碼)

2R

2R

2R

2R

I=VREF/R

+

R

I

-VEE

權(quán)電流網(wǎng)絡(luò)

IB0

靜態(tài)偏置電流

T3

T2

T1

T0

TC

TR

IO1

2R

IP=VREF/2R=I/2

A1

A2

back11.2.4DAC的主要技術(shù)指標(biāo)1.轉(zhuǎn)換精度:通常用分辨率和轉(zhuǎn)換誤差描述DAC的轉(zhuǎn)換精度。

輸出電壓范圍可能被等分的數(shù)目定義為DAC的分辨率。參考(11.2.1)或(11.2.2)式,一個(gè)n位二進(jìn)制碼DAC理論上可將輸出電壓范圍分為2n-1個(gè)等份,故分辨率為2n-1,簡(jiǎn)述為n位分辨率。分辨率還可定義為最小輸出電壓變化量與輸出電壓變化幅度之比的絕對(duì)值。參考(11.2.1)或(11.2.2)式,一個(gè)n位二進(jìn)制碼DAC的輸出電壓變化幅度與輸入數(shù)字量的變化幅度(2n-1)成正比,最小輸出電壓變化量與輸入數(shù)字量變化1個(gè)單位成正比。所以,分辨率也可表達(dá)為back2.轉(zhuǎn)換速度:完成一次數(shù)模轉(zhuǎn)換所需的時(shí)間。常用建立時(shí)間和轉(zhuǎn)換速率描述。

建立時(shí)間ts定義為從輸入數(shù)字量突變開(kāi)始到輸出達(dá)到穩(wěn)定值規(guī)定的誤差帶之內(nèi)所需的最大時(shí)間。規(guī)定的誤差帶一般為±1/2·LSB,輸入數(shù)字量突變通常是由全0變?nèi)?。目前,在不包含運(yùn)放的單片集成DAC中,建立時(shí)間最短可達(dá)0.1μS以?xún)?nèi);在包含運(yùn)放的集成DAC中,建立時(shí)間最短可達(dá)1.5μS以?xún)?nèi)。轉(zhuǎn)換速率SR是指輸出電壓的最大變化率。在外接運(yùn)放的DAC中,完成一次數(shù)模轉(zhuǎn)換的最大時(shí)間為T(mén)TR(max)=ts+VO(max)/SRVO(max)是輸出電壓的最大變化幅度。back11.3模數(shù)轉(zhuǎn)換器(ADC)模數(shù)轉(zhuǎn)換必須完成對(duì)模擬量的時(shí)間和幅值進(jìn)行雙重離散化的任務(wù)。通過(guò)取樣和保持完成對(duì)時(shí)間的離散化;通過(guò)量化和編碼完成對(duì)幅值的離散化。11.3.1模數(shù)轉(zhuǎn)換基礎(chǔ)1.取樣和保持

+

)(tvI

A1

+

)(tvO

A2

C

)(tS

圖11.3.1取樣保持電路

T

當(dāng)S(t)=0時(shí),NMOS管截止,電容保持取樣階段的終值電壓,稱(chēng)為取樣電壓。在開(kāi)關(guān)信號(hào)S(t)的一個(gè)周期內(nèi),當(dāng)S(t)=1時(shí),NMOS開(kāi)關(guān)管導(dǎo)通,電容充電。設(shè)充電時(shí)間常數(shù)為0,實(shí)現(xiàn)對(duì)模擬輸入信號(hào)的取樣。back2.取樣定理

模擬信號(hào)包含的信息是頻譜信息。同樣,數(shù)字信號(hào)包含的信息也是頻譜信息。如果取樣序列包含原始模擬信號(hào)的頻譜信息,則取樣序列可真正代表原始的模擬信號(hào)。

取樣定理:設(shè)原始模擬信號(hào)具有頻帶有限的頻譜,即頻譜集中在[-fimax,fimax]之內(nèi),在[-fimax,fimax]之外頻譜為0。如果取樣頻率大于等于原始模擬信號(hào)最高頻率的2倍,則可用取樣序列完全恢復(fù)原始的模擬信號(hào)。即當(dāng)時(shí),取樣序列的頻譜包含原始模擬信號(hào)的頻譜。back3.防混濾波

有效信號(hào)的頻譜通常是頻帶有限的,而噪聲信號(hào)的頻譜則是無(wú)限的。根據(jù)取樣定理,為了從取樣序列中恢復(fù)有效信號(hào),應(yīng)對(duì)原始輸入信號(hào)進(jìn)行低通濾波。理想低通濾波的截止頻率是有效信號(hào)的最高頻率fimax,從而可濾除干擾和噪聲的頻譜,避免它們混疊在取樣序列的頻譜中,保證取樣序列的頻譜主要包含有效信號(hào)的頻譜。所以,消除頻譜混疊的低通濾波稱(chēng)為防混濾波。back4.量化和編碼量化和編碼在取樣電壓的保持期內(nèi)進(jìn)行,實(shí)現(xiàn)對(duì)模擬信號(hào)幅值的離散化,獲得數(shù)字量。為了將取樣電壓轉(zhuǎn)換為數(shù)字量,首先選定適當(dāng)?shù)膯挝浑妷篖SB,在取樣電壓的值域內(nèi)形成間隔為L(zhǎng)SB的離散電壓,每個(gè)離散電壓是LSB的整倍數(shù)。對(duì)倍數(shù)進(jìn)行二進(jìn)制編碼(可以是自然二進(jìn)制碼、偏移二進(jìn)制碼和補(bǔ)碼等),獲得數(shù)字量。back最小量化單位LSB:只舍不入的方法:有舍有入的方法:例11.3.1設(shè)模擬電壓的值域是[0V,1V],試對(duì)其離散為3位自然二進(jìn)制數(shù)。解:若選擇單位電壓為:在[0V,1V]中插入2n-1=7個(gè)離散電平:2/15,4/15,…,14/15。按與離散電平誤差最小的原則對(duì)模擬量離散化,按3位自然二進(jìn)制數(shù)編碼:

圖11.3.3[0,1]V模擬的量化和編碼

O

V

2/15

4/15

6/15

8/15

10/15

12/15

14/15

1

000

001

010011

100101110111

back有舍有入的方法:5.模數(shù)轉(zhuǎn)換器(ADC)的分類(lèi)量化和編碼電路(下述為ADC),按工作原理分為直接型ADC和間接型ADC。直接型ADC將模擬信號(hào)(通常是電壓)直接轉(zhuǎn)換為數(shù)字信號(hào),模數(shù)轉(zhuǎn)換速度較快。典型電路有并行比較ADC、逐次比較ADC等。而間接型ADC則是先將模擬信號(hào)轉(zhuǎn)變?yōu)橹虚g電量(例如,時(shí)間或頻率),然后再將中間電量轉(zhuǎn)換為數(shù)字信號(hào),轉(zhuǎn)換速度比直接型ADC慢。典型電路有雙積分ADC、電壓頻率轉(zhuǎn)換ADC。back11.3.2并行比較ADC

圖11.3.43位并行比較ADC

R

REFV1513

1DQ

C1

R

REFV1511

1DQ

C1

+

C1

R

REFV151

1DQ

C1

R

REFV159

1DQ

C1

R

REFV157

1DQ

C1

R

REFV155

1DQ

C1

R

REFV153

1DQ

C1

)(SInTv

REFV

CP

R/2

74148

I7

I6

YF

I5

I4

Y2

I3

Y1

I2

Y0

I1

I0

YEX

EN

+

C2

+

C3

+

C4

+

C5

+

C6

+

C7

優(yōu)先編碼器

寄存器

電壓比較器

Q3

Q4

Q5

Q6

Q7

Q2

Q1

設(shè)輸入電壓的值域是[0V,VFSRV],其中VFSR稱(chēng)為滿量程電壓。取基準(zhǔn)電壓VREF=VFSR,例如,當(dāng)C7=C6=C5=C4=C3=C2=C1=0時(shí),表示輸入電壓在(,]內(nèi);當(dāng)C7=1、C6=C5=C4=C3=C2=C1=0時(shí),表示輸入電壓在(,]內(nèi);…寄存器在時(shí)鐘的上升沿鎖存7個(gè)電壓比較器的結(jié)果(即量化結(jié)果)。然后,優(yōu)先編碼器74148對(duì)量化結(jié)果進(jìn)行編碼,其輸出是自然二進(jìn)制碼的按位取反(稱(chēng)為反碼)。backback反碼11.3.3逐次比較ADC圖11.3.6逐次比較原理5.6kg01014kg2kg1kg8kg圖11.3.5天平稱(chēng)量重物比較器DAC寄存器逐次比較控制邏輯數(shù)字量輸出CP逐次比較控制邏輯是典型的順序控制邏輯。第一步設(shè)置寄存器的最高有效位1;第二步根據(jù)比較結(jié)果取舍比較位,并設(shè)置相鄰低位為1;重復(fù)第二步,直到最低有效位。因此,逐次比較控制邏輯可以采用順序脈沖發(fā)生器和取舍組合邏輯電路實(shí)現(xiàn)。back圖11.3.74位逐次比較ADC+C4位DACD3D2D1D0JQC1KFF3JQC1KFF2≥1&&JQC1KFF1≥1&JQC1KFF0≥1&順序Y0脈Y1沖Y2發(fā)Y3生Y4器&EOCD0D1D2D3CPSMSBLSB&設(shè)取樣電壓的滿刻度電壓VFSR=7.75V,。取DAC的單位電壓LSB為

則比較器同相端電壓為(參考(11.2.2)式)

上式中的電壓偏移量是為了減小轉(zhuǎn)換誤差而引入的。back圖11.3.74位逐次比較ADC+C4位DACD3D2D1D0JQC1KFF3JQC1KFF2≥1&&JQC1KFF1≥1&JQC1KFF0≥1&順序Y0脈Y1沖Y2發(fā)Y3生Y4器&EOCD0D1D2D3CPSMSBLSB&S=1啟動(dòng)逐次比較ADC工作。第一步,Y0=1、Y1=Y2=Y3=Y4=0,CP脈沖的下降沿使寄存器輸出Q3Q2Q1Q0=1000。經(jīng)DAC和電壓偏移,得比較器同相端電壓。與取樣電壓6.2V比較,比較器輸出C=0,說(shuō)明Q3應(yīng)保留為1(在下一步進(jìn)行)。back圖11.3.74位逐次比較ADC+C4位DACD3D2D1D0JQC1KFF3JQC1KFF2≥1&&JQC1KFF1≥1&JQC1KFF0≥1&順序Y0脈Y1沖Y2發(fā)Y3生Y4器&EOCD0D1D2D3CPSMSBLSB&第二步,Y0=0、Y1=1、Y2=Y3=Y4=0,CP脈沖的下降沿使Q3Q2Q1Q0=1100。比較器同相端電壓。與取樣電壓6.2V比較,比較器輸出C=0,說(shuō)明Q2應(yīng)保留為1(在下一步進(jìn)行)。第三步,Y0=Y1=0、Y2=1、Y3=Y4=0,CP脈沖的下降沿使Q3Q2Q1Q0=1110。比較器同相端電壓。與取樣電壓6.2V比較,比較器輸出C=1,說(shuō)明Q1應(yīng)為0(在下一步進(jìn)行)。back圖11.3.74位逐次比較ADC+C4位DACD3D2D1D0JQC1KFF3JQC1KFF2≥1&&JQC1KFF1≥1&JQC1KFF0≥1&順序Y0脈Y1沖Y2發(fā)Y3生Y4器&EOCD0D1D2D3CPSMSBLSB&第四步,Y0=Y1=Y2=0、Y3=1、Y4=0,CP脈沖的下降沿使Q3Q2Q1Q0=1101。比較器同相端電壓。與取樣電壓6.2V比較,比較器輸出C=1,說(shuō)明Q0應(yīng)為0(在下一步進(jìn)行)。第五步,Y0=Y1=Y2=Y3=0、Y4=1,CP脈沖的下降沿使Q3Q2Q1Q0=1100,轉(zhuǎn)換結(jié)束信號(hào)EOC=1,輸出數(shù)字量D3D2D1D0=1100,是自然二進(jìn)制碼。數(shù)字量(1100)與單位電壓之積為12×0.5=6V,與取樣電壓的誤差為0.2V。所以,ADC的輸出數(shù)字量代表了取樣電壓。back11.3.4雙積分ADC雙積分ADC是間接型ADC。它將取樣電壓轉(zhuǎn)換為與之成正比的時(shí)間寬度,在此期間允許計(jì)數(shù)器對(duì)周期脈沖進(jìn)行計(jì)數(shù)。計(jì)數(shù)器的二進(jìn)制數(shù)就是取樣電壓對(duì)應(yīng)的數(shù)字量。當(dāng)QS=0時(shí),積分器對(duì)取樣電壓做定時(shí)積分;當(dāng)QS=1時(shí),積分器對(duì)基準(zhǔn)電壓-VREF做定壓積分。與-VREF電壓極性相反,這里設(shè)取樣電壓為正,則-VREF為負(fù)。back1.定時(shí)積分:在確定的

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