計算機科學試題

1、下面敘述正確的是（）

A世界上第一臺電子計算機ENIAC首先實現(xiàn)了“存儲程序”方案

B按照計算機的規(guī)模，人們把計算機的發(fā)展過程分為6個時代

C微型計算機最早出現(xiàn)于第三代計算機

D馮諾依曼提出的計算機體系結(jié)構(gòu)奠定了現(xiàn)代計算機的基礎(chǔ)

2、對于馮諾依曼型計算機，（）被保存在存儲器中

A只有數(shù)據(jù)B只有程序C程序和數(shù)據(jù)D以上都不是

3、微型計算機的發(fā)展是以（）技術(shù)為標志。

A操作系統(tǒng)B微處理器C磁盤D軟件

4、目前人們所說的個人計算機屬于（）

A巨型機B中型機C小型機D微型機

5。、馮諾依曼的核心思想是（）

A二進制運算B有存儲信息的功能C運算速度快D存儲程序控制

計算機的存儲系統(tǒng)是指（）

ARAMBROMC主存儲器

DCache、主存儲器和輔助存儲器

系統(tǒng)總線中地址線的作用是（）

A用于選擇主存單元

B用于選擇進行信息傳輸?shù)脑O(shè)備

C用于指定主存單元和I/O設(shè)備接口電路的地址

D用于傳送主存物理地址和邏輯地址

掛接在總線上的多個部件（）

A只能分時向總線發(fā)送數(shù)據(jù)，并只能分時從總線接收數(shù)據(jù)

B只能分時向總線發(fā)送數(shù)據(jù)，但可以同時從總線接收數(shù)據(jù)

C可同時向總線發(fā)送數(shù)據(jù)，并同時從總線接收數(shù)據(jù)

D可同時向總線發(fā)送數(shù)據(jù)，但只能分時從總線接收數(shù)據(jù)

系統(tǒng)總線中，劃分數(shù)據(jù)線、地址線和控制線的根據(jù)是（）

A總線所處位置

B總線的傳輸方向

C總線的傳輸內(nèi)容

D總線的控制方式

1、對計算機軟硬件進行管理是（）的功能

A操作系統(tǒng)B數(shù)據(jù)庫管理系統(tǒng)C語言處理程序D用戶程序

2、計算機硬件能夠直接執(zhí)行的只有（）

A機器語言B匯編語言C機器語言和匯編語言D各種高級語言

3、只有當程序執(zhí)行時，它才會將源程序翻譯成機器語言，而且一次只能讀取、編譯并執(zhí)行

源程

序中的一行語句，此程序稱為（）

A目標程序B編譯程序C解釋程序D匯編程序

4o三態(tài)門電路比普通門電路多一種（）狀態(tài)

5.計算機系統(tǒng)的層次結(jié)構(gòu)中，位于硬件之外的所有層次稱為（）

判斷

6.存儲程序的基本含義是將編好的程序和原始數(shù)據(jù)事先存入主存中。

7.利用大規(guī)模集成電路技術(shù)把計算機的運算部件和控制部件坐在一塊集成電路芯片上，這樣

的一

塊芯片叫做單片機。

【例】已知Y=（-0.0U0）2,X=（0.0110）2,

求［Y］原,［Y］補,［-Y］補以及［X］原,［X］補,［-X］補

貝！J：［Y］原=LOHO,［Y］補=1.1010,［-Y］補=0.0110

［X］原=0.0110,［X］補=0.0110,［-X］補=1.1010

A=+1011,B=-0101,

求A+B?

解：［A］補=0,1011

［B］#=l,1011

0,1011［A］補

+1,1011［B］補

10,0110［A+B］補

/.［A+B］#=0,0110

A+B=+0110

A=0.1011,B=-0.0010,

求A-B?

解：［A］補=o.ion

［B］補=1.1110

［-B］補=0.0010（變補）

0.1011［A］補

+0.0010［-B］補

0.1101［A-B］補

.?.［A-B］補=0.1101

A-B=0.1101

【例】設(shè)：X=1O11B=11D,Y=111B=7D,用5位表示

【例】設(shè)：X=-1O11B=-11D,Y=-111B=-7D用5位表示

均求X+Y

則［X］補=0,1011,［Y］補=0,0111

0,1011［X］補

+0,0111［Y］補

1,0010［X+Y］補

；.［X+Y］補=1,0010

X+Y=-1110B=-14D

兩正數(shù)相加結(jié)果為-14D,顯然是錯誤的。

【例】設(shè)：X=-1O11B=-11D,Y=-111B=-7D用5位表示

則［X］補=1,0101［Y］補=1,1001

1,0101［X］補

+1,1001［Y］補

10,1110［X+Y］補

.?.值+丫］補=0,1110

X+Y=1110B=+14D（真值）

兩負數(shù)相加結(jié)果為14D,顯然也是錯誤的。

例】x=-0.110Ly=-0.101L采用變形補碼運算求x+y,并判斷溢出情況

解：區(qū)補=11.0011

+［y］補=11.0101

［x+y］補=110.1000

結(jié)果的雙符號位是“1?！?，故負溢出。

補碼加減法是指（）。

A.操作數(shù)用補碼表示，兩尾數(shù)相加減，符號位單獨處理

B.操作數(shù)用補碼表示，符號位和尾數(shù)一起參加運算，結(jié)果的符號與加/減數(shù)相同

C.操作數(shù)用補碼表示，連同符號位直接相加，減某數(shù)用加某數(shù)的機器負數(shù)代替，結(jié)果的

符號在運算中形成

D.操作數(shù)用補碼表示，由數(shù)符決定兩尾數(shù)操作，符號位單獨處理

兩補碼數(shù)相加，采用1位符號位，當（）時，表示結(jié)果溢出。

A.符號位有進位

B.符號位進位和最高數(shù)位進位異或結(jié)果為0

C.符號位為1

D.符號位進位和最高數(shù)位進位異或結(jié)果為1

在定點機中執(zhí)行算術(shù)運算時會產(chǎn)生溢出，其原因是（）

A.主存容量不足

B.操作數(shù)過大

C.操作數(shù)地址過大

D.運算結(jié)果無法表示

A、B均為8位二進制補碼，A=F0H,B=E0H,貝ljA+B=（）,A-B=（）

練習：X=-0.1001010請寫出

［x］原、［x］反、［x］補、4［x］原、l/2［x］原、

4［x］反、l/2［x］反、2［x］補、l/4［x］補、

［x］原=1.1001010［x］反=1.0110101

［x］補=1.0110110

4[x]原=1.0101000l/2[x]H=l.0100101

4[x]反=1.1010111l/2[x]反=1.1011010

2[x]#=1.1101100l/4[x]#=1.1101101

判斷

1、運算器中設(shè)置了加法器后，就沒有必要再設(shè)置減法器；

2、進位產(chǎn)生函數(shù)為：Pi=Ai+Bi；

3。進位信號串行傳遞的加法器稱為串行加法器。

選擇

1、已知l/2[xF^=C6H,計算機的機器字長為8位二進制編碼，則[x]補=()

A、8CHB、18HC、E3HD、F1H

2、對于二進制數(shù)，若小數(shù)點左移1位則數(shù)值()，若小數(shù)點右移1位，則數(shù)值

()

Ao擴大一倍，擴大一倍Bo擴大一倍，縮小一半

Co縮小一半，擴大一倍D?？s小一半，縮小一半

3、在串行進位的并行加法器中，影響加法器運算速度的關(guān)鍵因素是()

A,門電路的級延遲Bo元器件速度

Co進位傳遞延遲D。各位加法器速度的不同

計算

1、已知x=0.10U,y=-0.0101,求2[x]補,l/4[y]補，以及[-y]補

例1：已知：X=0.1010LY=-0.11110,求：X/Y.

解：1X1=0.10101-A,IYI=0.11110-*B,0-*C

[IYI]變補=1.00010

經(jīng)過原碼加減交替除法，有：商=0.10110,余數(shù)=0.01100*2-5

例：設(shè)兩浮點數(shù)為：A=0.110110X2011B=-0.001011X2110,

假設(shè)在計算機中此浮點數(shù)的階碼和尾數(shù)部分均用補碼表示，

求X+Y。

首先寫出A、B在計算機中的表示，為了便于理解，這里階符

和數(shù)符均取雙符號位：

[A]#=00,011;00.110110[8]浮=00,110;11.110101

在運算之前，必須先對階，故先求階差：

△E=EA-EB

[△E]補=[EA]補+【-EB]補=00,011+11,010=11,101

即△￡=4,表示A的階碼比B的小，再按小階向大階看齊的

原則，將A的尾數(shù)右移3位，階碼加3。

得到[A]浮=00,110;00.()00110

[B]浮=00,110;11.110101此時，△￡=(),對階完畢。

對階之后，就可以進行尾數(shù)加/減，其算法與

定點加/減法相同。

[A]浮=00,110;00.000110

[B]浮=00,H0;U.U0101

[A+B]浮=00,110;11.111011

[A-B]浮=00,HO;00.010001

例：設(shè)兩浮點數(shù)為：A=0.1101X210B=0.1011X201,

假設(shè)在計算機中此浮點數(shù)的階碼和尾數(shù)部分均用補碼表示，

求X+Yo

首先寫出A、B在計算機中的表示，為了便于理解，這里階符

和數(shù)符均取雙符號位：

[A]^=00,10;00.1101出]浮=00,01;00.1011

在運算之前，必須先對階，故先求階差：

△E=EA-EB

[△E^h=[EA]補+[-EB]補=00,10+11,11=00,01

即△￡=1，表示A的階碼比B的大，再按小階向大階看齊的

原則，將B的尾數(shù)右移1位，階碼加1。

得到網(wǎng)浮=00,10;00.0101

[A]浮=00,10;00.1101此時，△￡=（）,對階完畢。

對階之后，就可以進行尾數(shù)加

聞浮=00,10;00.1101

出]浮=00,10;00.0101

[A+B]浮=00,10;01.0010

1、磁盤和磁帶這兩種磁介質(zhì)存儲器中，存取時間與存儲單元的物理位置有關(guān)，按存儲方式

分（）

Ao二者都是順序存取Bo二者都是直接存取

Co磁盤是直接存取，磁帶是順序存取

Do磁帶是直接存取，磁盤是順序存取

2、用戶程序所放的主存空間屬于（）

A,隨機存取存儲器Bo只讀存儲器

Co順序存儲器Do直接存取存儲器

3、運算器雖由許多部件組成，但核心部件是（）

A?算術(shù)邏輯運算單元B。多路開關(guān)

C.數(shù)據(jù)總線D。累加寄存器

選擇

1、若存儲周期250ns,每次讀出16位，則該存儲器的數(shù)據(jù)傳送率為（）

4*106B/SB.4MB/SC.8*106B/SD.8MB/S

2、通常計算機的主存儲器可采用（）

A.RAM和ROMB.ROM

C.RAMD.RAM或ROM

3、在主存和CPU之間增加高速緩沖存取器的目的（）

A解決CPU和主存之間速度匹配問題

B擴大主存容量C.擴大CPU中通用寄存器數(shù)目

D即擴大主存容量又擴大CPU中通用寄存器的數(shù)量

判斷

1?存取周期是指啟動一次存儲器操作到完成該操作所需

的時間。

某DRAM芯片采用128*128的矩陣存儲，采用異步式刷新，刷新周期為8ms,存取周期為

1NS。問，采用異步刷新，相鄰兩行的刷新間隔為多少？若采用分散式刷新，刷新間隔為多

少？

填空題

1、半導(dǎo)體SRAM是靠（）存儲信息，半導(dǎo)體DRAM是靠（）存儲信息。

2、廣泛使用的。和。都是半導(dǎo)體（）存儲器。前者速度比后者快，（）不如后者。他

們的共同的缺點是斷電之后（）保持信息。

判斷題

1、隨機存儲器需要定時地刷新。

2、因為動態(tài)存儲器是破壞性讀出，所以必須不斷

刷新。

3、集中式刷新方式在刷新時間內(nèi)并不影響CPU的

讀寫操作。

4、動態(tài)RAM的異步刷新方式?jīng)]有讀寫死區(qū)。

有一個16K*16位的存儲器，由1K*4位的DRAM芯片（內(nèi)部結(jié)構(gòu)為64*64）構(gòu)成，問:

（1）采用異步刷新方式，如最大時間間隔為2ms,則相鄰兩

行之間的刷新間隔是多少？

（2）如采用集中刷新方式，存儲器刷新一遍最少用多少個刷

新周期？設(shè)存儲器的讀寫周期為0.5US,死區(qū)占多少時間

?死時間率為多少？

1、若SRAM芯片內(nèi)有1024個單元，用單譯碼方式，地址線有（）根，地址譯碼器有

（）條輸出線；雙譯碼方式，地址

線有（）根，地址譯碼器有（）條輸出線。

選擇題

1、某SRAM芯片，其存儲容量為64K*16位，該芯片的地址線和

數(shù)據(jù)線數(shù)目為（）。

A.64,16B.16,64C,64,8D.16,16

SRAM芯片有17位地址線和4位數(shù)據(jù)線。用這種芯片為32位字長的處理器構(gòu)成1M*32比

特的存儲器，并采用內(nèi)存條結(jié)構(gòu)。問：

1、若每根內(nèi)存條為256K*32比特，共需多少根內(nèi)存條？

2、每個內(nèi)存條共需多少片這樣的芯片？

3、所構(gòu)成的存儲器需要多少片這樣的芯片？

主存分成了多少個塊？每個塊包含多少個字？

2、Cache分成了多少個塊？每個塊包含多少個字？

3、主存塊內(nèi)地址的位數(shù)cache地址中塊內(nèi)地址的位數(shù)。Why?

4、主存塊號位數(shù)cache塊號的位數(shù)肯定不一樣。Why?

CPU要訪問的信息已在cache內(nèi)的比率，命中率越接近1

越好。

在一個程序執(zhí)行期間，設(shè)Nc為在Cache中完成存取的總次數(shù)，Nm為在主存完成存取的總

次數(shù)，則命中率h為

h=Nc/Nc+Nm

若tc表示命中時的Cache訪問時間，tm表示未命中時的主存

訪問時間，1-h表示未命中率，貝I」：Cache/主存系統(tǒng)的平均

訪問時間ta為：

ta=htc+(l-h)tm

cache/主存系統(tǒng)的平均訪問時間ta越接近tc越好

CPU執(zhí)行一段程序時，共訪問cache命中2000次，訪問主存50次，已知cache存取周期

為50ns,主存存取周期為200ns,求cache/主存系統(tǒng)的命中率、平均訪問時間和效率。

練習：某計算機cache的存取周期為45ns,主存的存儲周期為200ns。已知在一段給定的時

間內(nèi)，CPU共訪問cache-主存系統(tǒng)4500次，其中340次訪問主存。問：

(1)cache的命中率是多少？

(2)cpu訪問cache-主存系統(tǒng)的平均時間是多少？

(3)cache主存系統(tǒng)的效率是多少？

CPU執(zhí)行一段程序時，cache完成存取200次，主存完成存取5000次，cache存取周期為

40ns,主存存取周期為160ns,求cache/主存系統(tǒng)的命中率、平均訪問時間和效率。

某計算機的Cache共有32塊，采用4路組相連映射

方式(即每組4塊)。每個主存塊有8個字。主存

9號單元所在主存塊應(yīng)裝入到的Cache組號是：

A.0B.1C.3D.4

以下cache替換算法中，速度最快的是：

A.最不經(jīng)常使用算法B.近期最少使用算法

C.隨機替換算法

下面不符合RISC特點的是()

A.指令長度固定，指令種類少

B.尋址方式種類豐富，指令功能盡量增強

C.設(shè)置大量通用寄存器，訪問存儲器指令簡單

D.選取使用頻率較高的一些簡單指令

例1：機器字長16位，指令為單字長一地址指令，有50種操作，采用三種尋址方式。

1、指令格式如何安排？

2、能否再增加其它尋址方式？若能，能增加幾種？

解:1、指令字長=機器字長=16

50種操作--26=64……操作碼位數(shù)6位

采用3種尋址方式22=4……尋址方式特征位：2位

OP：6位M2位A：8位

2、能，只能增加1種

題、形成操作數(shù)地址方式稱為方式。操作數(shù)可以放在

、、和中。

題、就取得操作數(shù)的速度而言，下列尋址方式中速度最快的是()，速度最慢的是(),

不需要訪存的尋址方式。。

1、直接尋址2、立即尋址3間接尋址

題、以下三種類型的指令中，執(zhí)行時間最長的是。

A、RR型指令B、RS型指令C、SS型指令

例題：指令格式如下所示。其中，機器字長16位，OP為操作碼字段，試分析指令格式的

特點。

解：(1)單字長(16)二地址指令。

(2)操作碼字段為7位，可指定27=128條指令。

(3)兩個操作數(shù)都在寄存器中，是RR型指令，源寄存器和目標寄存器都是通用

寄存器(可分別指定16個)。

例：某機配有基址寄存器，采用一地址格式的指令系

統(tǒng)，允許直接和間接尋址，機器字長和存儲字長均為16位。

若采用單字長指令，共能完成63種操作，畫出指令格

式并說明各字段的含義。

指令可直接尋址的范圍是多少？一次間接尋址的尋址

范圍是多少？

解；1、指令字長等于16位

2、63種操作，操作碼6位

3、3種尋址方式，M=2

因為是1地址格式，只有一個地址碼字段，

所以形式地址A=8

例：某機配有基址寄存器，采用一地址格式的指令系

統(tǒng)，允許直接和間接尋址，且機器字長和存儲字長均為16

位。

指令可直接尋址的范圍是多少？一次間接尋址的尋址

范圍是多少？

1、直接尋址，有效地址等于形式地址，尋址范圍和形式地址的位數(shù)有關(guān)：2的8次方

2、一次間接尋址，有效地址等于形式地址A所指向主存單元中的內(nèi)容，有效地址的位數(shù)等

于存儲字長，尋址范圍2的16次方

圖略

在CPU中跟蹤指令后繼地址的寄存器是（）。

A.主存地址寄存器B.程序計數(shù)器，

C.指令寄存器，D.狀態(tài)標志寄存器

指令寄存器的位數(shù)取決于（）時

A.存儲器容量B.指令字長

C.機器字長D.存儲字長

微操作信號發(fā)生器的作用是（）

A.從主存中取出指令B.完成指令操作碼分析

C.產(chǎn)生控制時序D.產(chǎn)生各種微操作控制信號

通用寄存器的作用是（）

A.可存放指令的寄存器B.可存放程序狀態(tài)字的寄存器

C.本身具有技術(shù)邏輯與移位邏輯的寄存器D.可編程指定多種功能的寄存器

判斷：

在馮諾依曼計算機中，指令流是數(shù)據(jù)流驅(qū)動的

執(zhí)行指令時，指令在主存中的地址存放在指令寄存器中

下圖所示CPU內(nèi)部采用非總線結(jié)構(gòu),MAR和MDR分別直接與地址總線和數(shù)據(jù)總線相

連?？紤]到從存儲器取出的指令或有效地址都先送至MDR再送至IR,故這里省去IR送

至MAR的數(shù)據(jù)通路，凡是需從IR送至MAR的操作均由MDR送至MAR代替。寫出

ADDX的微操作序列（X為主存地址），并指出完成本條指令的數(shù)據(jù)通路。

這條指令完成的功能是把X所向的主存單元中的操作數(shù)和累加器中的操作數(shù)相加，將結(jié)果

送回累加器中。即實現(xiàn)：

（X）+（AC）-AC

圖略

下圖所示CPU內(nèi)部采用非總線結(jié)構(gòu)，MAR和MDR分別直接與地址總線和數(shù)據(jù)總線相

連。考慮到從存儲器取出的指令或有效地址都先送至MDR再送至IR,故這里省去IR送

至MAR的數(shù)據(jù)通路，凡是需從IR送至MAR的操作均由MDR送至MAR代替。寫出

STAX的微操作序列（X為主存地址）。

這條指令完成的功能是把累加寄存器中的內(nèi)容存于X所指向的主存單元中。即實現(xiàn)：

（AC）-X

圖略

下圖所示CPU內(nèi)部采用非總線結(jié)構(gòu),