半導(dǎo)體存儲器補充

半導(dǎo)體存儲器補充1第一頁，共五十二頁，2022年，8月28日Intel2164A的工作方式與時序①讀操作在對Intel2164A的讀操作過程中，它要接收來自CPU的地址信號，經(jīng)譯碼選中相應(yīng)的存儲單元后，把其中保存的一位信息通過Dout數(shù)據(jù)輸出引腳送至系統(tǒng)數(shù)據(jù)總線。從時序圖中可以看出，讀周期是由行地址選通信號有效開始的，要求行地址要先于信號有效，并且必須在有效后再維持一段時間。同樣，為了保證列地址的可靠鎖存，列地址也應(yīng)領(lǐng)先于列地址鎖存信號有效，且列地址也必須在有效后再保持一段時間。要從指定的單元中讀取信息，必須在有效后，使也有效。由于從有效起到指定單元的信息讀出送到數(shù)據(jù)總線上需要一定的時間，因此，存儲單元中信息讀出的時間就與開始有效的時刻有關(guān)。Intel2164A的讀操作時序如圖6-3所示。第二頁，共五十二頁，2022年，8月28日圖6-3Intel2164A讀操作的時序第三頁，共五十二頁，2022年，8月28日Intel2164A的工作方式與時序②寫操作在Intel2164A的寫操作過程中，它同樣通過地址總線接收CPU發(fā)來的行、列地址信號，選中相應(yīng)的存儲單元后，要選定寫入的單元，和必須都有效，而且行地址必須領(lǐng)先有效，列地址同樣處理。Intel2164A的寫操作時序如圖6-4所示。4第四頁，共五十二頁，2022年，8月28日圖6-4Intel2164A寫操作的時序5第五頁，共五十二頁，2022年，8月28日Intel2164A的工作方式與時序③讀-修改-寫操作這種操作的性質(zhì)類似于讀操作與寫操作的組合，但它并不是簡單地由兩個單獨的讀周期與寫周期組合起來，而是在和同時有效的情況下，由信號控制，先實現(xiàn)讀出，待修改之后，再實現(xiàn)寫入。其操作時序如圖6-5所示。6第六頁，共五十二頁，2022年，8月28日圖6-5Intel2164A讀-修改-寫操作的時序Tds7第七頁，共五十二頁，2022年，8月28日④刷新操作

Intel2164A內(nèi)部有4×128個讀出放大器，在進(jìn)行刷新操作時，芯片只接收從地址總線上發(fā)來的行地址（其中RA7不起作用），由RA0~RA6共七根行地址線在四個存儲矩陣中各選中一行，共4×128個單元，分別將其中所保存的信息輸出到4×128個讀出放大器中，經(jīng)放大后，再寫回到原單元，即可實現(xiàn)512個單元的刷新操作。這樣，經(jīng)過128個刷新周期就可完成整個存儲體的刷新。8第八頁，共五十二頁，2022年，8月28日圖6-6Intel2164A唯有效刷新操作的時序9第九頁，共五十二頁，2022年，8月28日現(xiàn)代內(nèi)存條FPMDRAM：FastPageModeDRAM快速頁面模式動態(tài)存儲器。EDODRAM：

ExtendedDataOutDRAM擴(kuò)展數(shù)據(jù)輸出動態(tài)存儲器，SDRAM：SynchronousDRAM同步動態(tài)存儲器10第十頁，共五十二頁，2022年，8月28日DDRⅡ：DDRⅡ內(nèi)存能夠提供比傳統(tǒng)SDRAM內(nèi)存快四倍，比DDR內(nèi)存快兩倍的工作頻率RDRAM：RambusDRAM高頻動態(tài)存儲器。DDRSDRAM：DoubleDataRateSDRAM雙倍速率同步動態(tài)隨機(jī)存儲器11第十一頁，共五十二頁，2022年，8月28日例6.1用1K×4的2114芯片構(gòu)成lK×8的存儲器系統(tǒng)。分析：

由于每個芯片的容量為1K，故滿足存儲器系統(tǒng)的容量要求。但由于每個芯片只能提供4位數(shù)據(jù)，故需用2片這樣的芯片，它們分別提供4位數(shù)據(jù)至系統(tǒng)的數(shù)據(jù)總線，以滿足存儲器系統(tǒng)的字長要求。1．存儲器芯片的位擴(kuò)充(位擴(kuò)展法)適用場合：存儲器芯片的容量滿足存儲器系統(tǒng)的要求，但其字長小于存儲器系統(tǒng)的要求。12第十二頁，共五十二頁，2022年，8月28日設(shè)計要點：將每個芯片的10位地址線按引腳名稱一一并聯(lián)，按次序逐根接至系統(tǒng)地址總線的低10位。數(shù)據(jù)線則按芯片編號連接，1號芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D3，2號芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D4-D7。兩個芯片的端并在一起后接至系統(tǒng)控制總線的存儲器寫信號（如CPU為8086/8088，也可由和／M或IO/的組合來承擔(dān)）。引腳也分別并聯(lián)后接至地址譯碼器的輸出，而地址譯碼器的輸入則由系統(tǒng)地址總線的高位來承擔(dān)。13第十三頁，共五十二頁，2022年，8月28日當(dāng)存儲器工作時，系統(tǒng)根據(jù)高位地址的譯碼同時選中兩個芯片，而地址碼的低位也同時到達(dá)每一個芯片，從而選中它們的同一個單元。在讀/寫信號的作用下，兩個芯片的數(shù)據(jù)同時讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個字節(jié)的輸出，或者同時將來自數(shù)據(jù)總線上的字節(jié)數(shù)據(jù)寫入存儲器。14第十四頁，共五十二頁，2022年，8月28日根據(jù)硬件連線圖，我們還可以進(jìn)一步分析出該存儲器的地址分配范圍如下：（假設(shè)只考慮16位地址）地址碼芯片的地址范圍A15…A12A11A10A9…A0××000…00000H：：：：××001…103FFH×表示可以任選值，在這里我們均選0。這種擴(kuò)展存儲器的方法就稱為位擴(kuò)展，它可以適用于多種芯片，如可以用8片2164A組成一個64K×8的存儲器等。15第十五頁，共五十二頁，2022年，8月28日2．存儲器芯片的字?jǐn)U充適用場合：存儲器芯片的字長符合存儲器系統(tǒng)的要求，但其容量太小。例6.2用2K×8的2716Ａ存儲器芯片組成8K×8的存儲器系統(tǒng)。分析：由于每個芯片的字長為8位，故滿足存儲器系統(tǒng)的字長要求。但由于每個芯片只能提供2K個存儲單元，故需用4片這樣的芯片，以滿足存儲器系統(tǒng)的容量要求。16第十六頁，共五十二頁，2022年，8月28日設(shè)計要點：同位擴(kuò)充方式相似先將每個芯片的11位地址線按引腳名稱一一并聯(lián)，然后按次序逐根接至系統(tǒng)地址總線的低11位。將每個芯片的8位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D7。兩個芯片的端并在一起后接至系統(tǒng)控制總線的存儲器讀信號（這樣連接的原因同位擴(kuò)充方式），它們的引腳分別接至地址譯碼器的不同輸出，地址譯碼器的輸入則由系統(tǒng)地址總線的高位來承擔(dān)。17第十七頁，共五十二頁，2022年，8月28日當(dāng)存儲器工作時，根據(jù)高位地址的不同，系統(tǒng)通過譯碼器分別選中不同的芯片，低位地址碼則同時到達(dá)每一個芯片，選中它們的相應(yīng)單元。在讀信號的作用下，選中芯片的數(shù)據(jù)被讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個字節(jié)的輸出。18第十八頁，共五十二頁，2022年，8月28日同樣，根據(jù)硬件連線圖，我們也可以進(jìn)一步分析出該存儲器的地址分配范圍如下表：（假設(shè)只考慮16位地址）19第十九頁，共五十二頁，2022年，8月28日地址碼芯片的地址范圍對應(yīng)芯片編號A15..A13A12A11A10A9..A0××000000000H：：2716-1××0011107FFH××010000800H：：2716-2××011110FFFH××100001000H：：2716-3××1011117FFH××110001800H：：2716-4××111111FFFH×表示可以任選值，在這里我們均選0。20第二十頁，共五十二頁，2022年，8月28日3．同時進(jìn)行位擴(kuò)充與字?jǐn)U充適用場合：存儲器芯片的字長和容量均不符合存儲器系統(tǒng)的要求，這時就需要用多片這樣的芯片同時進(jìn)行位擴(kuò)充和字?jǐn)U充，以滿足系統(tǒng)的要求。例6.3用1K×4的2114芯片組成2K×8的存儲器系統(tǒng)。分析：由于芯片的字長為4位，因此首先需用采用位擴(kuò)充的方法，用兩片芯片組成1K×8的存儲器。再采用字?jǐn)U充的方法來擴(kuò)充容量，使用兩組經(jīng)過上述位擴(kuò)充的芯片組來完成。21第二十一頁，共五十二頁，2022年，8月28日設(shè)計要點：每個芯片的10根地址信號引腳直接接至系統(tǒng)地址總線的低10位，每組兩個芯片的4位數(shù)據(jù)線分別接至系統(tǒng)數(shù)據(jù)總線的高/低四位。地址碼的A10、A11經(jīng)譯碼后的輸出，分別作為兩組芯片的片選信號，每個芯片的控制端直接接到CPU的讀/寫控制端上，以實現(xiàn)對存儲器的讀/寫控制。硬件連線如下圖所示22第二十二頁，共五十二頁，2022年，8月28日當(dāng)存儲器工作時，根據(jù)高位地址的不同，系統(tǒng)通過譯碼器分別選中不同的芯片組，低位地址碼則同時到達(dá)每一個芯片組，選中它們的相應(yīng)單元。在讀/寫信號的作用下，選中芯片組的數(shù)據(jù)被讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個字節(jié)的輸出，或者將來自數(shù)據(jù)總線上的字節(jié)數(shù)據(jù)寫入芯片組。23第二十三頁，共五十二頁，2022年，8月28日同樣，根據(jù)硬件連線圖，我們也可以進(jìn)一步分析出該存儲器的地址分配范圍如下：×表示可以任選值，在這里我們均選0。地址碼芯片的地址范圍對應(yīng)芯片編號A15..A13A12A11A10A9..A0×××00000000H：：2114-1×××001103FFH×××01000400H：：2114-2×××011107FFH24第二十四頁，共五十二頁，2022年，8月28日作業(yè)：從以上地址分析可知，此存儲器的地址范圍是0000H-07FFH。如果系統(tǒng)規(guī)定存儲器的地址范圍從0800H開始，并要連續(xù)存放，對以上硬件連線圖該如何改動呢？并指出片選控制的譯碼方式提示：由于低位地址仍從0開始，因此低位地址仍直接接至芯片組。于是，要改動的是譯碼器和高位地址的連接。我們可以將兩個芯片組的片選輸入端分別接至譯碼器的Y2和Y3輸出端，即當(dāng)A11、A10為10時，選中2114-1，則該芯片組的地址范圍為0800H-0BFFH，而當(dāng)A11、A10為11時，選中2114-2，則該芯片組的地址范圍為0C00H-0FFFH。同時，保證高位地址為0（即A15-A12為0）。這樣，此存儲器的地址范圍就是0800H-0FFFH了。25第二十五頁，共五十二頁，2022年，8月28日例6.4一個存儲器系統(tǒng)包括2KRAM和8KROM，分別用1K×4的2114芯片和2K×8的2716芯片組成。要求ROM的地址從1000H開始，RAM的地址從3000H開始。完成硬件連線及相應(yīng)的地址分配表。分析：該存儲器的設(shè)計可以參考本節(jié)的例6.2和例6.3。所不同的是，要根據(jù)題目的要求，按規(guī)定的地址范圍，設(shè)計各芯片或芯片組片選信號的連接方式。整個存儲器的硬件連線如下圖所示。26第二十六頁，共五十二頁，2022年，8月28日27第二十七頁，共五十二頁，2022年，8月28日根據(jù)硬件連線圖，我們可以分析出該存儲器的地址分配范圍如下。（假設(shè)只考慮16位地址）

地址碼芯片的地址范圍對應(yīng)芯片編號0001000...01000H：：2716-10001011...117FFHA15A14A13A12A11A10A9...A00001100...01800H：：2716-20001111...11FFFH0010000...02000H：：2716-30010011...127FFH0010100...02800H：：2716-40010111...12FFFH28第二十八頁，共五十二頁，2022年，8月28日地址碼芯片的地址范圍對應(yīng)芯片編號續(xù)表：A15A14A13A12A11A10A9...A00011000...03000H：：2114-10011011...133FFH0011100...03800H：：2114-20011111...13BFFH29第二十九頁，共五十二頁，2022年，8月28日EPROM30第三十頁，共五十二頁，2022年，8月28日在讀操作時，片選信號應(yīng)為低電平，輸出允許控制信號也為低電平讀周期由地址有效開始，經(jīng)時間TACC后，所選中單元的內(nèi)容就可由存儲陣列中讀出，但能否送至外部的數(shù)據(jù)總線，還取決于片選信號和輸出允許信號。時序中規(guī)定，必須從有效經(jīng)過TCE時間以及從有效經(jīng)過時間TOE，芯片的輸出三態(tài)門才能完全打開，數(shù)據(jù)才能送到數(shù)據(jù)總線。Intel2716讀時序圖31第三十一頁，共五十二頁，2022年，8月28日閃存的歷史閃存最早的發(fā)明者是Intel，在1980年，為了解決EEPROM只能以位（bit）為單位進(jìn)行寫入和刪除的慢速和成本高的缺陷，Intel在EEPROM基礎(chǔ)上開發(fā)出了能以塊為單位進(jìn)行讀寫的閃存，因此FlashRAM也被稱為快擦寫存儲器。到了1988年，Intel正式推出了NOR型閃存，而日本的東芝公司則在1987年提交了以EEPROM為基礎(chǔ)開發(fā)的NAND型閃存技術(shù)設(shè)計，1989年正式推出相關(guān)的產(chǎn)品。32第三十二頁，共五十二頁，2022年，8月28日NOR技術(shù)NOR技術(shù)閃速存儲器是最早出現(xiàn)的FlashMemory，目前仍是多數(shù)供應(yīng)商支持的技術(shù)架構(gòu)，它源于傳統(tǒng)的EPROM器件。與其它FlashMemory技術(shù)相比，具有可靠性高、隨機(jī)讀取速度快的優(yōu)勢。支持代碼本地運行，在擦除和編程操作較少而直接執(zhí)行代碼的場合，尤其是代碼（指令）存儲的應(yīng)用中廣泛使用。由于NOR技術(shù)FlashMemory的擦除和編程速度較慢，而且很難實現(xiàn)較高的存儲密度，尺寸又較大。因此擦除和編程操作所花費的時間很長，在純數(shù)據(jù)存儲和文件存儲的應(yīng)用中，NOR技術(shù)顯得力不從心。NOR型閃存主要用于手機(jī)、掌上電腦等需要直接運行代碼的場合廠商：Intel、AMD+富士通（Spansion）、三星33第三十三頁，共五十二頁，2022年，8月28日NAND技術(shù)NAND技術(shù)FlashMemory具有以下特點：以頁為單位進(jìn)行讀和編程操作，1頁為256或512字節(jié)；以塊為單位進(jìn)行擦除操作，1塊為4K、8K或16K字節(jié)。具有快編程和快擦除的功能，其塊擦除時間是2ms；而NOR技術(shù)的塊擦除時間達(dá)到幾百ms。數(shù)據(jù)、地址采用同一總線，實現(xiàn)串行讀取。隨機(jī)讀取速度慢且不能按字節(jié)隨機(jī)編程。芯片尺寸小，引腳少，是位成本(bitcost)最低的固態(tài)存儲器，突破了每兆字節(jié)0.1元的價格限制。芯片包含有失效塊，其數(shù)目最大可達(dá)到3~35塊（取決于存儲器密度）。失效塊不會影響有效塊的性能，但設(shè)計者需要將失效塊在地址映射表中屏蔽起來。無法支持代碼本地執(zhí)行。廠商：三星、東芝、現(xiàn)代、Intel、富士通基于NAND的存儲器可以取代硬盤或其它塊設(shè)備。34第三十四頁，共五十二頁，2022年，8月28日NOR與NAND的單元結(jié)構(gòu)35第三十五頁，共五十二頁，2022年，8月28日NOR與NAND的架構(gòu)36第三十六頁，共五十二頁，2022年，8月28日NOR與NAND在晶體管連接方式上有明顯不同，前者保證了隨機(jī)訪問能力，后者則有效的縮小了占用空間37第三十七頁，共五十二頁，2022年，8月28日常見的存儲器擴(kuò)充裝置CF擴(kuò)充裝CompactFlash所有WindowsCE支持38第三十八頁，共五十二頁，2022年，8月28日常見的存儲器擴(kuò)充裝置SD擴(kuò)充裝置（SecureDigital）PanasonicScandiskToshiba39第三十九頁，共五十二頁，2022年，8月28日常見的存儲器擴(kuò)充裝置MemoryStickSony40第四十頁，共五十二頁，2022年，8月28日U盤簡介41第四十一頁，共五十二頁，2022年，8月28日

USB是由Intel、IBM、Microsoft、Compaq、Digital、NEC、NorthernTelecom七家公司聯(lián)合推出的一種串行總線規(guī)范.USB(UniversalSerialBus)通用串行總線簡介42第四十二頁，共五十二頁，2022年，8月28日1996推出USB1.0版本： 低速1．5MbPs、高速12MbPs2000．4推出USB2.0版本： 低速1．5MbPs、全速12MbPs、 高速達(dá)480MbPs43第四十三頁，共五十二頁，2022年，8月28日1．即插即用，可自動識別總線上的設(shè)備并為其配置軟件和硬件資源。2．可以動態(tài)連接和重新配置外設(shè)，支持熱插拔功能。3．總線上的設(shè)備的傳輸帶寬可以從幾Kbps／到幾百Mbps，速率最高可達(dá)480Mbpss。一.USB的主要特點44第四十四頁，共五十二頁，2022年，8月28日4．允許最多達(dá)127臺USB設(shè)備同時操作。5．可向USB總線上設(shè)備供電，USB設(shè)備也可自備電源。6．具有很高的容錯性能，協(xié)議中規(guī)定了出錯處理和差錯恢復(fù)機(jī)制。 此外USB總線還具有使用靈活、 性價比高等特點。45第四十五頁，共五十二頁，2022年，8月28日紅 電源線，+5V（4.75—5.25V）黑 地線綠 D+白 D-注：D+

、D-為傳輸數(shù)據(jù)的信號線，傳輸?shù)男盘枮椴罘中盘?。D+-D-

>200mv時，表示傳送數(shù)據(jù)1；D+