計算機組成原理第二章

計算機組成原理第二章第一頁，共二十四頁，2022年，8月28日一位全加器：第二頁，共二十四頁，2022年，8月28日一位全加器真值表：第三頁，共二十四頁，2022年，8月28日一位全加器的邏輯圖：1=1&&=1第四頁，共二十四頁，2022年，8月28日2.5.1多功能算術(shù)邏輯運算單元(ALU)1．并行加法器及其進位鏈并行加法器使用的全加器的位數(shù)與操作數(shù)的位數(shù)相同，它能夠同時對操作數(shù)的各位進行相加，所以稱為并行加法器。將進位信號的產(chǎn)生與傳遞的邏輯結(jié)構(gòu)稱為進位鏈。第五頁，共二十四頁，2022年，8月28日補碼加減法的實現(xiàn)邏輯框圖第六頁，共二十四頁，2022年，8月28日（1）串行進位的并行加法器當(dāng)操作數(shù)為n＋1位長時，需要用n＋l位全加器構(gòu)成加法器。延遲時間：包括進位信號的產(chǎn)生和傳遞所占用的時間及加法器本身求和的延遲時間。特點：線路簡單，速度慢。第七頁，共二十四頁，2022年，8月28日串行進位的并行加法器：第八頁，共二十四頁，2022年，8月28日（2）并行進位的并行加法器要提高加法器的運算速度，就必須解決進位信號的產(chǎn)生和傳遞問題。設(shè)=稱為進位傳遞函數(shù)或進位傳遞條件。設(shè)=稱為進位產(chǎn)生函數(shù)或本地進位。由于在一位全加器中，進位信號可表示為：第九頁，共二十四頁，2022年，8月28日將串行進位鏈的表達式改寫成如下形式：各進位信號的產(chǎn)生不再與低位的進位信號有關(guān)，而只與兩個參加運算的數(shù)和C0有關(guān).第十頁，共二十四頁，2022年，8月28日1)組內(nèi)并行、組間串行的進位鏈這種進位鏈也稱為單重分組跳躍進位。以16位加法器為例，一般可分作4個小組，每小組4位，每組內(nèi)部都采用并行進位結(jié)構(gòu)，組間采用串行進位傳遞結(jié)構(gòu)。第十一頁，共二十四頁，2022年，8月28日組內(nèi)各位的進位表達式為:第十二頁，共二十四頁，2022年，8月28日4位一組并行進位鏈邏輯圖：第十三頁，共二十四頁，2022年，8月28日4位一組并行進位鏈?zhǔn)疽鈭D：第十四頁，共二十四頁，2022年，8月28日16位組內(nèi)并行、組間串行進位鏈框圖：第十五頁，共二十四頁，2022年，8月28日進位鏈延遲時間：由于每一組并行進位網(wǎng)絡(luò)都是二級門，設(shè)每級門延遲為td，則16位組內(nèi)并行組間串行進位鏈的延遲時間是8td。第十六頁，共二十四頁，2022年，8月28日

2)組內(nèi)并行、組間并行的進位鏈這種進位鏈又稱為多重分組跳躍進位鏈。組間也采用并行進位鏈結(jié)構(gòu)，這樣將會進一步提高運算速度。以16位組內(nèi)并行組間并行進位鏈為例，采用了二重進位鏈，且第二重進位鏈也是并行結(jié)構(gòu)，見下圖所示。第十七頁，共二十四頁，2022年，8月28日16位組內(nèi)并行組間并行進位鏈框圖：第十八頁，共二十四頁，2022年，8月28日將每個小組最高位的進位信號分成進位傳送函數(shù)和進位生成函數(shù)兩個部分：進位傳送函數(shù)進位生成函數(shù)第十九頁，共二十四頁，2022年，8月28日各組間進位的表達式：第二十頁，共二十四頁，2022年，8月28日各小組的進位生成函數(shù)和進位傳遞函數(shù)的邏輯表達式：各組的進位生成函數(shù)各組的進位傳遞函數(shù)第二十一頁，共二十四頁，2022年，8月28日組內(nèi)、組間并行進位第一組內(nèi)進位鏈邏輯圖第二十二頁，共二十四頁，2022年，8月28日第二十三頁，共二十四頁，2022年，8月28日