Booth乘法器試驗報告

本文格式為Word版，下載可任意編輯——Booth乘法器試驗報告運算器部件試驗：Booth乘法器

班級：軟件工程

一、試驗目的

理解并把握乘法器的原理。

二、試驗原理

Booth算法是一種十分有效的計算有符號數(shù)乘法的算法。算法的新型之處在于減法也可用于計算乘積。Booth發(fā)現(xiàn)加法和減法可以得到同樣的結(jié)果。由于在當時移位比加法快得多，所以Booth發(fā)現(xiàn)了這個算法，Booth算法的關鍵在于把1分類為開始、中間、終止三種，如下圖所示

當然一串0或者1的時候不操作，所以Booth算法可以歸類為以下四種狀況：

Booth算法根據(jù)乘數(shù)的相鄰2位來決定操作，第一步根據(jù)相鄰2位的4中狀況來進行加或減操作，其次部依舊是將積寄放器右移，算法描述如下：（1）根據(jù)當前為和其右邊的位，做如下操作：00:0的中間，無任何操作；

01:1的終止，將被乘數(shù)加到積的左半部分；10：1的開始，積的左半部分減去被乘數(shù)；11:1的中間，無任何操作。（2）將積寄放器右移1位。

由于Booth算法是有符號數(shù)的乘法，因此積寄放器移位的時候，為了保存符號位，進行算術右移。同時假使乘數(shù)或者被乘數(shù)為負數(shù)，則其輸入為該數(shù)的補碼，若積為負數(shù)，則輸出結(jié)果同樣為該數(shù)的補碼。

三、試驗步驟

（1）開啟QuartusII

（2）將子板上的JTAG端口和PC機的并行口用下載電纜連接，開啟試驗臺電

源。

（3）執(zhí)行Tools→Programmer命令，將booth_multiplier.sof下載到FPGA

中。

（4）在試驗臺上通過模式開關選擇FPGA-CPU獨立調(diào)試模式010.（5）將開關CLKSEL撥到0，將短路子DZ3短接且短路子DZ4斷開，使FPGA-CPU

所需要的時鐘使用正單脈沖時鐘。

四、試驗現(xiàn)象

試驗結(jié)果見下表：重復01234

重復01234

步驟初始值2:積右移一位1:11->nop2:積右移一位2:積右移一位2:積右移一位被乘數(shù)(md)被乘數(shù)是(-4)10110011001100110011001100積（p）乘數(shù)是（-5）10000010110010010110001001011001001011000100101110100101111010010001010010000101001步驟初始值1:00->nop2:積右移一位2:積右移一位1:11->nop2:積右移一位2:積右移一位被乘數(shù)(md)被乘數(shù)是(-7)101001100110011001100110011001積（p）乘數(shù)是（8）100000011000000011000000001100111001100011100110011100110001110011010110011101011001:10->積=積-被乘數(shù)10011:01->積=積+被乘數(shù)10011:10->積=積-被乘數(shù)11001:01->積=積+被乘數(shù)11001:10->積=積-被乘數(shù)1100五、具體代碼實現(xiàn)

端口聲明：

port

(clk:instd_logic;

md:instd_logic_vector(3downto0);mr:instd_logic_vector(3downto0);

p:outstd_logic_vector(8downto0);final:outstd_logic);

信號量聲明：

signalp_s:std_logic_vector(8downto0);

signalcounter:std_logic_vector(3downto0):=\

具體算法實現(xiàn)如下：

process(clk)isbegin