Coo1Runner-Ⅱ器件實(shí)現(xiàn)設(shè)計(jì)范例和實(shí)現(xiàn)CPLD設(shè)計(jì)-基礎(chǔ)電子_第1頁(yè)
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精品文檔-下載后可編輯Coo1Runner-Ⅱ器件實(shí)現(xiàn)設(shè)計(jì)范例和實(shí)現(xiàn)CPLD設(shè)計(jì)-基礎(chǔ)電子1．CPLD設(shè)計(jì)本設(shè)計(jì)有VHDL和Verilog兩種描述，CPLD首先譯碼系統(tǒng)命令，然后產(chǎn)生對(duì)NANDFLASH的相應(yīng)操作。CPLD主要完成以下4個(gè)任務(wù)。(1)解碼讀/寫地址總線。(2)解釋地址總線命令。(3)產(chǎn)生NANDFlash控制信號(hào)。(4)監(jiān)控RY/BY＃。CPLD解碼地址線上的OOh～0Fh，然后操作不同地址對(duì)應(yīng)的端口，產(chǎn)生相應(yīng)的NANDFlash控制輸出。端口地址及其功能描述見如表。如表CPLD端口地址及其功能描述

如圖所示為CPLD實(shí)現(xiàn)框圖，所有端口都是在CB＃有效時(shí)通過地址譯碼產(chǎn)生的。說明如下。

如圖CPLD實(shí)現(xiàn)框圖(1)ALE_SIG進(jìn)程：寫PORT2置ALE為高，寫PORT3置ALE為低。(2)SEN_SIG進(jìn)程：寫PORT4置SE＃低，寫PORT5置SE＃為高。(3)OUTCE-SIG進(jìn)程：寫PORT8置CE＃為低，寫PORT9置CE＃為高。(4)WPNSIG進(jìn)程：寫PORT6置WP＃為低，寫PORT7置WP＃為高。(5)READY_SIG進(jìn)程：RY/BY＃通過FLASH的ready信號(hào)決定，否則為三態(tài)。(6)任何訪問PORT1的操作都會(huì)使CLE有效。(7)讀PORTO的操作時(shí)RE＃有效。(8)寫PORTO或PORT1時(shí)WR＃有效。2．設(shè)計(jì)范例和實(shí)現(xiàn)本設(shè)計(jì)可

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