邏輯代數(shù)(共46張PPT)精選

邏輯(luójí)代數(shù)第一頁，共46頁。（1）數(shù)字電路中的信號在時間上是不連續(xù)(liánxù)的脈沖信號，而模擬電路中的信號是隨時間連續(xù)(liánxù)變化的信號。

數(shù)字電路所研究的問題和模擬(mónǐ)電路相比有以下幾個主要不同點(diǎn)：（2）數(shù)字電路所研究的是電路的輸入?輸出(shūchū)之間的邏輯關(guān)系，而模擬電路則是研究電路的輸入輸出(shūchū)之間的大小,相位等問題。

概述第二頁，共46頁。（3）在兩種電路中，晶體管的工作狀態(tài)(zhuàngtài)不同。數(shù)字電路中晶體管工作在開關(guān)狀態(tài)(zhuàngtài)，也就是交替地工作在飽和與截止兩種狀態(tài)(zhuàngtài)，而在模擬電路中晶體管多工作在放大狀態(tài)(zhuàngtài)。(4)數(shù)字電路(diànlù)的優(yōu)點(diǎn)是：抗干擾能力強(qiáng)，電路(diànlù)簡單，易于集成化。第三頁，共46頁。正邏輯負(fù)邏輯高電平高電平低電平低電平1001以后沒有(méiyǒu)特殊說明都是指正邏輯在邏輯代數(shù)中,“0”和“1”僅是一種符號(fúhào)，不是數(shù)量。10-1邏輯(luójí)代數(shù)第四頁，共46頁。與門邏輯(luójí)符號及邏輯(luójí)表達(dá)式=SCn-1+AnBn例如：2線—4線譯碼器、3線—8線譯碼器、ABF11111111101111111110111+AnBn（Cn-1+Cn-1）第二十六頁，共46頁。時序邏輯電路;包括(bāokuò)寄存器、計數(shù)等.設(shè)計步驟(bùzhòu)：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變現(xiàn)以3線—8線譯碼器74LS138為例說明A0A1A2SBSCSAY7地1101111111第二十一頁，共46頁。EF1.非邏輯關(guān)系：決定事件的條件只有一個，當(dāng)條件具備時，事件不會發(fā)生(fāshēng)，條件不存在時，事件發(fā)生(fāshēng)。F=AAR??1.非運(yùn)算(yùnsuàn)AF0011非邏輯真值表一、基本(jīběn)邏輯運(yùn)算非邏輯表達(dá)式第五頁，共46頁。EABF1.與邏輯關(guān)系：當(dāng)決定事件的各個條件全部具備之后(zhīhòu)，事件才會發(fā)生。二、與運(yùn)算(yùnsuàn)一、基本(jīběn)邏輯運(yùn)算

功能：有O出O，全1出1與邏輯真值表ABF000010100111第六頁，共46頁。AEBF或邏輯關(guān)系：當(dāng)決定(juédìng)事件的各個條件中有一個或一個以上具備之后，事件就會發(fā)生。??三、或運(yùn)算(yùnsuàn)功能(gōngnéng)：有1出1，全O出O或邏輯真值表ABF00001110111

1第七頁，共46頁。3.重疊(chóngdié)律：(a)A·A=A(b)A+A=A；5.非非律：6.交換律：(a)A·

B=B

·

A(b)A+B=B+A；

一.基本定律1.0—1律：(a)A·

0=0(b)A+1=1；2.自等律：(a)A

·

1=A(b)A+0=A；二、邏輯代數(shù)(dàishù)的基本定律及公式

7.結(jié)合律：(a)(A·B)·C=A·(B·C)

(b)(A+B)+C=A+(B+C)4.互補(bǔ)(hùbǔ)律：第八頁，共46頁。8.分配律：(a)A·

(B+C)=A·B+A·C

(b)A+BC=(A+B)(A+C)10.吸收(xīshōu)律：(a)A+AB=A；(b)A·(A+B)=A

9.反演律:證明：(摩根定律(dìnglǜ))第九頁，共46頁。三、邏輯(luójí)函數(shù)化簡邏輯(luójí)函數(shù)的化簡方法有二種:⑴公式化簡法(代數(shù)化簡法);⑵卡諾圖化簡法.2.最簡邏輯(luójí)函數(shù)式的標(biāo)準(zhǔn)有兩條:⑴函數(shù)式中的乘積項的個數(shù)為最少;⑵函數(shù)式中每個乘積項的變量個數(shù)為最少.第十頁，共46頁。2.利用邏輯(luójí)代數(shù)公式化簡（1）并項法A+A=1（2）吸收(xīshōu)法A+AB=A（1+B）=A（3）消去法A+AB=A+B（4）配項法A=A（B+B）第十一頁，共46頁。10-2門電路一、基本(jīběn)邏輯門電路在數(shù)字電路中,實(shí)現(xiàn)(shíxiàn)邏輯運(yùn)算功能的電路稱為門電路1.二極管與門電路第十二頁，共46頁。uF=0V

+12vABVDAVDBFR（1）設(shè)

uA=uB=0VDA、VDB都導(dǎo)通F=0uF=0VuF=5.0V（2）設(shè)uA=uB=5V

uF=5.0V，F(xiàn)=1VDA、VDB都導(dǎo)通設(shè)二極管管壓降為0伏（3）設(shè)uA=0，uB=5V則VDA導(dǎo)通，VDB截止(jiézhǐ)uF=0V，F(xiàn)=0（4）設(shè)uB=0，uA=5V則VDB導(dǎo)通，VDA截止(jiézhǐ)uF=0V，F(xiàn)=0ABF000010100111與門真值表第十三頁，共46頁。2.與門邏輯(luójí)符號及邏輯(luójí)表達(dá)式ABF&F=AB第十四頁，共46頁。VDA

–12vFABVDBF=A+BRFAB>12.二極管或門電路（1）設(shè)

uA=uB=0VDA、VDB都導(dǎo)通uF=0VF=0（2）設(shè)uA=uB=5VVDA、VDB都導(dǎo)通

uF=5.0V，F(xiàn)=1設(shè)二極管管壓降為0伏（3）設(shè)uA=0，uB=5V則VDB導(dǎo)通，VDA截止(jiézhǐ)uF=5V，F(xiàn)=1（4）設(shè)uB=0，uA=5V則VDA導(dǎo)通，VDB截止(jiézhǐ)uF=5V，F(xiàn)=1第十五頁，共46頁。3.晶體(jīngtǐ)三極管非門設(shè)uA=3V，V飽和(bǎohé)導(dǎo)通?+12V+3VDRcV–12VRBRkAFuF=0.3VuF=0.3V，F(xiàn)=0，D截止(jiézhǐ)A1FF=AAF0011非門真值表電阻RB的作用是當(dāng)輸入為低電平時,使﹣12V電壓通過RB,能保證管子可靠截止。RK為基極電阻，使輸入為高電平時能保證三極管工作在飽和狀態(tài)。第十六頁，共46頁。1.

與非門

F=ABCABC1F&ABCF&二、復(fù)合(fùhé)門電路ABCF00011111110111100001111010101010與非門真值表功能(gōngnéng):有O出1，全1出O第十七頁，共46頁。+5VABCV1R1R2V2V3V4V5R3R5R4FT1等效電路+5vA

B

CR1C1B1

TTL與非門的基本原理第十八頁，共46頁。2.

或非門

ABC1F>1Y=A+B+CABCF>1ABCF00001000000111100001111010101010或非門真值表功能(gōngnéng):有1出O，全O出1第十九頁，共46頁。3.與或非門與或非門邏輯(luójí)表達(dá)式為：第二十頁，共46頁。4.“異或”門電路異或門邏輯(luójí)表達(dá)式：真值表“異或”門電路邏輯符號“異或”邏輯:輸入相同(xiānɡtónɡ)電平時輸出為低電平,輸入相反電平時輸出為高電平.(異或門可完成(wánchéng)半加器邏輯功能)第二十一頁，共46頁。5.“同或”門電路同或門邏輯(luójí)表達(dá)式：真值表“同或”門邏輯符號同或邏輯:輸入相同(xiānɡtónɡ)電平時輸出為高電平,輸入相反電平時輸出為低電平.(同或門可完成數(shù)據(jù)比較邏輯(luójí)功能)第二十二頁，共46頁。數(shù)字電路分為:

1.組合邏輯電路;包括(bāokuò)編碼器、譯碼器、全加器、數(shù)碼比較器等.

2.時序邏輯電路;包括(bāokuò)寄存器、計數(shù)等.10-3組合(zǔhé)邏輯電路第二十三頁，共46頁。解：(1)根據(jù)(gēnjù)已知邏輯圖，寫出邏輯關(guān)系式圖9.1邏輯電路例1.分析(fēnxī)圖9.1所示的邏輯電路第二十四頁，共46頁。(2)根據(jù)(gēnjù)已列出的邏輯表達(dá)式化簡或變換(3)據(jù)化簡邏輯(luójí)式寫出邏輯(luójí)邏輯(luójí)真值表(4)分析邏輯功能(gōngnéng)邏輯電路為“異或”門電路圖9.2例1邏輯電路第二十五頁，共46頁。&1例2:分析下圖邏輯電路(luójídiànlù)的功能。&1&ABFABABABF=ABAB=AB+AB真值表ABF001010100111功能:當(dāng)A、B取值相同時，輸出(shūchū)為1,是同或電路。AB=1FA+B=A?B反演定理：A?B=A+B第二十六頁，共46頁。根據(jù)給定的邏輯(luójí)要求，設(shè)計出邏輯(luójí)電路圖。設(shè)計步驟(bùzhòu)：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量，列出真值表（2）由真值表寫出邏輯函數(shù)表達(dá)式（3）化簡邏輯函數(shù)表達(dá)式（4）畫出邏輯圖二、組合(zǔhé)邏輯電路的設(shè)計第二十七頁，共46頁。三人表決電路例1：設(shè)計(shèjì)三人表決電路10A+5VBCRFABCF00000001101110001111010010111011真值表第二十八頁，共46頁。ABCF00000001101110001111010010111011真值表F=AB+AC+BC=AB+AC+BC=ABACBCABCABCABCABCF=ABC+ABC+ABC+ABC=（ABC+ABC）+（ABC+ABC）+（ABC+ABC）1、以輸出為1列方程。各變量之間為“與”的關(guān)系，變量為1取變量本身，變量為0取變量的反。2、各個輸出為1的狀態(tài)之間，符合“或”的關(guān)系第二十九頁，共46頁。三人表決(biǎojué)電路10A+5VBCRF=ABACBCF&&&&第三十頁，共46頁。兩個(liǎnɡɡè)二進(jìn)制數(shù)相加時不考慮進(jìn)位信號，稱為“半加”，實(shí)現(xiàn)半加操作的電路叫做半加器。=1&ABSCCOSCABS=AB+AB=A+BC=AB半加器邏輯圖半加器邏輯(luójí)符號真值表ABC0000101011S010110例2.半加器第三十一頁，共46頁。一、編碼器編碼：用數(shù)字或符號來表示某一對象或信號的過程(guòchéng)稱為編碼n位二進(jìn)制代碼(dàimǎ)可以表示2n個信號8421編碼(biānmǎ)：將十進(jìn)制的十個數(shù)0、1、2…9編成二進(jìn)制的8421代碼10-4常用幾種集成組合電路第三十二頁，共46頁。01111111111011111111110111111111

1011111111

1101111111

1110111111

1111011111

11111011DCBAY0Y2Y5Y4Y1Y3Y6Y7Y8Y9000100111001010101010111000000000001101

0111111110111111111108421編碼器真值表A=Y1Y3Y5Y7Y9=Y1+Y3+Y5+Y7

+Y9B=Y2Y3Y6Y7C=Y4Y5Y6Y7D=Y8Y9第三十三頁，共46頁。

編碼器編碼器&&&&???????????????+5VR10DCBA0123456789

0111A=Y1Y3Y5Y7Y9D=Y8Y9B=Y2Y3Y6Y7C=Y4Y5Y6Y7第三十四頁，共46頁。1.半加器:兩個二進(jìn)制數(shù)相加時不考慮進(jìn)位信號，稱為“半加”，實(shí)現(xiàn)(shíxiàn)半加操作的電路叫做半加器。=1&ABSCCOSCABS=AB+AB=A+BC=AB半加器邏輯圖半加器邏輯(luójí)符號真值表ABC0000101011S010110二、加法器第三十五頁，共46頁。被加數(shù)、加數(shù)以及低位的進(jìn)位三者相加稱為“全加”，實(shí)現(xiàn)(shíxiàn)全加操作的電路叫做全加器。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn+AnBn)Cn-1=SCn-1+S

Cn-1=S+Cn-1S=An+Bn2.全加器Sn=An+Bn+Cn-1第三十六頁，共46頁。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Cn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1=(AnBn+AnBn)Cn-1=SCn-1+AnBnCn=SCn-1+AnBn全加器Sn=An+Bn+Cn-1+AnBn（Cn-1+Cn-1）第三十七頁，共46頁。COCnAnBnCISnCn-1全加器邏輯(luójí)符號由半加器及或門組成(zǔchénɡ)的全加器S=AB+AB=A+BC=AB半加器：Sn=An+Bn+Cn-1Cn=SCn-1+AnBn全加器半加器半加器AnBnCn-1CnSnSAnBnSCn-1>1C第三十八頁，共46頁。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路(diànlù)稱為加法器。1、串行進(jìn)位(jìnwèi)加法器四位(sìwèi)加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。第三十九頁，共46頁。例：試用74LS248構(gòu)成一個(yīɡè)四位二進(jìn)制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B374LS183是加法器集成電路組件，含有(hányǒu)兩個獨(dú)立的全加器。第四十頁，共46頁。譯碼是編碼的反過程(guòchéng)，將二進(jìn)制代碼按編碼時的原意翻譯成有特定意義的輸出量。3、譯碼器1.變量(biànliàng)譯碼器若輸入變量的數(shù)目為n，則輸出(shūchū)端的數(shù)目N=2n例如：2線—4線譯碼器、3線—8線譯碼器、

4線—16線譯碼器等。現(xiàn)以3線—8線譯碼器74L