第4章主存儲器(新)

4.1存儲器處于全機中心地位存儲器：存放計算機程序和數據的設備存儲系統：包括存儲器以及管理存儲器的軟硬件和相應的設備.1.計算機執(zhí)行的程序和數據均放在存儲器中。2.采用了直接存儲器存取(DMA)和輸入輸出通道技術.3.共享存儲器的多處理機.目前一頁\總數五十三頁\編于三點14.2主存儲器的分類按存儲介質分半導體存儲器、磁表面存儲器、光存儲器按讀寫性質分1.隨機讀寫存儲器（randomaccessmemory,RAM）靜態(tài)隨機存儲器（SRAM）；動態(tài)隨機存儲器（DRAM）由于它們存儲的內容斷電則消失故稱為易失性存儲器2.只讀存儲器（read-onlymemory,ROM）掩膜型ROM可編程的ROM(programmableROM,PROM)可擦寫的PROM(erasablePROM，EPROM)電可擦寫的PROM(electricallyEPROM,EEPROM)由于其內容斷電也不消失故稱為非易失性存儲器目前二頁\總數五十三頁\編于三點24.3存儲器的主要技術指標存儲周期(memorycycletime)：連續(xù)啟動兩次獨立的存儲器操作所需間隔的最小時間.主要技術指標有:主存容量,存儲器存儲時間和存儲周期.存儲容量(memorycapacity)：存放信息的總數，通常以字(word,字尋址)或字節(jié)(Byte,字節(jié)尋址)為單位表示存儲單元的總數.微機中都以字節(jié)尋址,常用單位為KB、MB、GB、TB。存儲器存儲時間(memoryaccesstime)：啟動一次存儲器操作到完成該操作所經歷的時間。目前三頁\總數五十三頁\編于三點34.4主存儲器的基本操作主存儲器用來暫時存儲CPU正在使用的指令和數據,它和CPU的關系最為密切。CPU通過使用AR（地址寄存器）和DR（數碼寄存器）和總線與主存進行數據傳送。為了從存儲器中取一個信息字，CPU必須指定存儲器字地址并進行“讀’操作。CPU需要把信息字的地址送到AR，經地址總線送往主存儲器.同時，CPU應用控制線（read）發(fā)一個“讀”請求.此后，CPU等待從主存儲器發(fā)來的回答信號通知CPU‘讀”操作完成。主存儲器通過ready線做出回答，若ready信號為“1”，說明存儲字的內容已經讀出，并放在數據總線上，送入DR。這時“取”數操作完成。目前四頁\總數五十三頁\編于三點4為了“存’一個字到主存，CPU先將信息字在主存中的地址經AR送地址總線，并將信息字送DR,同時發(fā)出‘寫’命令。主存儲器從數據總線接收到信息字并按地址總線指定的地址存儲，然后經ready線發(fā)回存儲器操作完成信號,這時‘存’數操作完成。目前五頁\總數五十三頁\編于三點54.5讀/寫存儲器（隨機存儲器RAM）靜態(tài)存儲器SRAM

依靠雙穩(wěn)態(tài)電路內部交叉反饋的機制存儲信息。功耗較大,速度快,作Cache。動態(tài)存儲器DRAM

依靠電容存儲電荷的原理存儲信息。功耗較小,容量大,速度較快,作主存。目前六頁\總數五十三頁\編于三點6目前七頁\總數五十三頁\編于三點7目前八頁\總數五十三頁\編于三點8目前九頁\總數五十三頁\編于三點9目前十頁\總數五十三頁\編于三點10目前十一頁\總數五十三頁\編于三點112.動態(tài)隨機存儲器DRAM1.存儲單元和存儲器原理（1）三管存儲單元（1K位存儲器）讀出：讀出數據線高電位。讀出選擇線高電位，T3導通。若：C存有電荷，T2導通，讀出數據線通過T3,T2接地，讀出電壓為低電平。若C無電荷，則T2截止，讀出數據線無變化。目前十二頁\總數五十三頁\編于三點122.動態(tài)隨機存儲器DRAM1.存儲單元和存儲器原理（1）三管存儲單元寫入：寫入數據線加寫入信號。寫入選擇線加高電位，T1導通，C隨寫入信號而充電或放電。若T1截止，C的電壓保持不變。目前十三頁\總數五十三頁\編于三點132.動態(tài)隨機存儲器DRAM1.存儲單元和存儲器原理（2）單管存儲單元（4K位）寫入：字線為高電平,T導通。若數據線為低（寫1）且Cs上無電荷，則Vdd通過T對Cs充電。若數據線為高（寫0）且Cs上有電荷，則Cs通過T放電。若寫入數據與原存數據相同，則Cs上電荷保持不變。目前十四頁\總數五十三頁\編于三點142.動態(tài)隨機存儲器DRAM1.存儲單元和存儲器原理（2）單管存儲單元讀出：數據線預充電為高電平,當字線來高電平，T導通。若Cs上有電荷，則通過T放電，使數據線電位下降。若Cs上無電荷，數據線無電位變化。在數據線上接一個讀出放大器可檢測出Cs上電荷的變化情況。判定存“0”還是“1”。目前十五頁\總數五十三頁\編于三點15繼4K位動態(tài)存儲器之后，又出現了16K位、64K位、和4M位的存儲器。采用單管電路。優(yōu)點：線路簡單，面積小，速度快。缺點：讀出是破壞性的。讀出后要對單元進行“重寫”以恢復原信息。需要高靈敏度的讀出放大器。下面以16KX1動態(tài)存儲器為例介紹其原理。目前十六頁\總數五十三頁\編于三點16目前十七頁\總數五十三頁\編于三點17（2）再生再生（刷新）：為保證DRAM存儲信息不遭破壞，必須在電荷漏掉以前，進行充電，以恢復原來的電荷，這一充電過程稱為再生或刷新。DRAM的刷新一般應在≤2ms的時間內進行一次。SRAM是以雙穩(wěn)態(tài)電路為存儲單元的，因此不需刷新。目前十八頁\總數五十三頁\編于三點18讀出放大器原理：右圖觸發(fā)器在無外力作用下，D,D’必有一個高電平，一個低電平。若將D,D’短路，則D,D’有相等的電位。斷開后，D,D’狀態(tài)不定。但斷開瞬間將一很小的電荷量加到某一端，則觸發(fā)器必朝某確定方向變化。目前十九頁\總數五十三頁\編于三點19把選中單元的位線和觸發(fā)器的D端相連。讀出時，先將Φ2時由“1”變“0”如選中單元的位線電位下降，促使D端為低電位。D’為高電位，表示原存信息為“1”。同時D端低電位又使得讀出單元充電，進行重寫。又是再生放大器。目前二十頁\總數五十三頁\編于三點20目前二十一頁\總數五十三頁\編于三點21DRAM采用“讀出”方式進行再生。接在數據線上的讀出放大器又是再生放大器。讀出時信息得以刷新。DRAM每列都有自己的讀放，因此只要依次改變行地址，輪流對每一行進行讀出，就可以對一行中的所有單元進行刷新。這種再生也叫行地址再生。目前二十二頁\總數五十三頁\編于三點224.6非易失性半導體存儲器只讀存儲器(ROM)

掩模式ROM由芯片制造商在制造時寫入內容，只能讀不能在寫入。2.可編程序的只讀存儲器(PROM)PROM可由用戶根據需要寫入內容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存信息“0”和“1”的用戶根據需要斷開某些單元的熔絲（寫入）。斷開后不能再接通，因此是一次性寫入的存儲器。目前二十三頁\總數五十三頁\編于三點23

3.可擦除可編程序的只讀存儲器（EPROM）

為了能多次修改ROM中的內容，產生了EPROM。其基本存儲單元由一個管子組成，但與其他電路相比管于內多增加了一個浮置柵。目前二十四頁\總數五十三頁\編于三點24

3.可擦除可編程序的只讀存儲器（EPROM）如編程序（寫入）時，控制柵接12V編程序電壓Vpp，源極接地，漏極上加5V電壓、漏源極間的電場作用使電子穿越溝道，在控制柵的高壓吸引下這些自由電子越過氧化層進入浮置柵當停置柵極獲得足夠多的自由電子后，漏源極間便形成導電溝道（接通狀態(tài)），信息存儲在周圍都被氧化層絕緣的浮置柵L，即使掉電，信息仍保存。當EPROM中的內容需要改寫時，先將其全部內容擦除，然后再編程、擦除是靠紫外線使浮置柵上電荷泄漏而實現的。EPROM芯片封裝上方有一個石英玻璃窗口，將器件從電路上取下，用紫外線照射這個窗口可實現整體擦除、EPROM的編程次數基本不受限制（型號為27***）。目前二十五頁\總數五十三頁\編于三點25

4.可電擦可編程序只讀存儲器（EEPROM）EEPROM的編程序原理與EPROM相同，但擦除原理完全不同，重復改寫的次數有限制（因氧化層被磨損），一般為10萬次。其讀寫操作可按每個位或每個字節(jié)進行，類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多、EEPROM的每個存儲單元采用兩個晶體管，其柵極氧化層比EPROM薄，因此具有電擦除功能（型號28***）。

目前二十六頁\總數五十三頁\編于三點26

5.快擦除讀寫存儲器（FlashMemory）FlashMemory是在EPROM與EEPROM基礎上發(fā)展起來的，它與EPROM一樣，用單管來存儲一位信息，它與EEPROM相同之處是用電來擦除、但是它只能擦除整個區(qū)或整個器件。快擦除讀寫存儲器于1983年推出，1988年商品化。它兼有ROM和RAM兩者的性能，又有DRAM一樣的高密度。目前價格已低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度（讀）等特性的存儲器、它是近年來發(fā)展很快很有前途的存儲器（型號29***）

目前二十七頁\總數五十三頁\編于三點274.7DRAM的研制與發(fā)展

近年來，開展了基于DRAM結構的研究與發(fā)展工作，現簡單介紹目前使用的類型于下；1.增強型DRAM(EDRAM)

增強型DRAM(EDRAM)改進了CMOS制造工藝，使晶體管開關加速，其結果使EDRAM的存取時間和周期時間比DRAM減少一半，而且在EDRAM芯片中還集成了小容量的SRAMcache.目前二十八頁\總數五十三頁\編于三點282.cacheDRAM(CDRAM)

其原理與EDRAM相似，其主要差別是SRAMcache的容量較大，且與真正的cache原理相同。目前二十九頁\總數五十三頁\編于三點29

3.EDODRAM擴充數據輸出（extendeddataout簡稱EDO），它在完成當前內存周期前即可開始下一內存周期的操作,因此能提高數據帶寬或傳輸率。

目前三十頁\總數五十三頁\編于三點30

4.同步DRAM（SDRAM）

具有新結構和新接口的SDRAM已被廣泛應用于計算機系統中、它的讀寫周期（10n～15ns）比EDODRAM（20ns～30ns）快，取代了EDODRAM。

典型的DRAM是異步工作的，處理器送地址和控制信號到存儲器后，等待存儲器進行內部操作（選擇行線和列線讀出信號放大并送輸出緩沖器等），因而影響了系統性能。而SDRAM與處理器之間的數據傳送是同步的，在系統時鐘控制下，處理器送地址和控制命令到SDRAM后，在經過一定數量（其值是已知的）的時鐘周期后，SDRAM完成讀或寫的內部操作、在此期間，處理器可以去進行其他工作，而不必等待之。目前三十一頁\總數五十三頁\編于三點31

5.RambusDRAM(RDRAM)該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲器的裝配非常緊湊。它與CPU之間傳送數據是通過專用的RDRAM總線進行的，而且不用通常的RAS,CAS,WE和CE信號。

Rambus得到Intel公司的支持，其高檔的PentiumⅢ處理器采用了RambusDRAM結構。

目前三十二頁\總數五十三頁\編于三點32

6.集成隨機存儲器（IRAM）

將整個DRAM系統集成在一個芯片內，包括存儲單元陣列、刷新邏輯、裁決邏輯、地址分時、控制邏輯及時序等、片內還附加有測試電路。7.ASICRAM

根據用戶需求而設計的專用存儲器芯片，它以RAM為中心，并結合其他邏輯功能電路。例如，視頻存儲器（videomemory）是顯示專用存儲器，它接收外界送來的圖像信息然后向顯示系統提供高速串行信息。目前三十三頁\總數五十三頁\編于三點334.8主存儲器的組成與控制主存儲器:計算機中存放當前正在執(zhí)行的程序和其使用數據的存儲器.存儲器的地址:對存儲單元進行順序編號.地址空間:地址長度所限定能訪問的存儲單元數目.目前三十四頁\總數五十三頁\編于三點34主存儲器的基本組成與結構MAR地址譯碼器存儲體讀寫電路MDRK位地址總線...N位數據總線控制電路控制信號目前三十五頁\總數五十三頁\編于三點35常用的半導體存儲器芯片有多字一位片和多字多位片，（4位、8位），如16M位容量的芯片可以有16M×1位和4M×4位等形式。一個存儲器芯片的容量有限，因此，應用中需進行擴展。包括位擴展和字擴展。目前三十六頁\總數五十三頁\編于三點36

I/O

I/O1存儲器容量的擴展（1）位擴展4M1I/O

I/O數據線8條D7。。D0地址線22條A21A0CSR/W··用4M1的芯片組成4M8的存儲器目前三十七頁\總數五十三頁\編于三點37特點：地址線、片選CS、讀寫控制相并聯。數據線分別引出。目前三十八頁\總數五十三頁\編于三點38（2）字擴展字擴展指的是：增加存儲器中字的數量。連接方式：將各芯片的地址線、數據線、讀寫控制線相應并聯，由片選信號來區(qū)分各芯片的地址范圍。例：用4個16K8位芯片組成64K8位的存儲器。地址線A15A14

A13A12A11A10A9A8A7A6A5A4A3A2A1A0

0000,0000,0000,00000000H

01

10…

1111111111111111FFFFH目前三十九頁\總數五十三頁\編于三點390000H3FFFH4000H7FFFH8000HBFFFHC000HFFFFH目前四十頁\總數五十三頁\編于三點40字擴展

CS1M8R/WD7~D0

CS1M8R/WD7~D0R/WA20A19A0A19~A0A19~A0目前四十一頁\總數五十三頁\編于三點41(3)字位擴展如果一個存儲容量為MN位所用芯片規(guī)格為LK位那么這個存儲器共用M/LN/K個芯片例如：要組成16M8位的存儲器系統，需多少片4M1位的芯片？16M/4M8/1=32片若有芯片規(guī)格為1M8位則需16M/1M8/8=16片目前四十二頁\總數五十三頁\編于三點428片4組A23~A2216M*8位D7D0CSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WA21~A0譯碼器Y0Y3目前四十三頁\總數五十三頁\編于三點43例如：使用Intel2114芯片（1K4bit）擴展為4K8bit存儲器 目前四十四頁\總數五十三頁\編于三點44

2.存儲控制

在存儲器中，往往需要增設附加電路、這些附加電路包括地址多路轉換線路、地址選通、刷新邏輯，以及讀/寫控制邏輯等。

在大容量存儲器芯片中，為了減少芯片地址線引出端數目．將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減少到地址碼的一半。

刷新邏輯是為動態(tài)MOS隨機存儲器的刷新準備的、通過定時刷新、保證動態(tài)MOS存儲器的信息不致丟失。目前四十五頁\總數五十三頁\編于三點45通常，在再生過程中只改變行選擇線地址，每次再生一行依次對存儲器的每一行進行讀出，就可完成對整個RAM的刷新。從上一次對整個存儲器刷新結束下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱作再生周期，又叫刷新周期，一般為2ms。動態(tài)MOS存儲器采用“讀出”方式進行刷新、因為在讀出過程中恢復了存儲單元的MOS柵極電容電荷并保持原單元的內容，所以讀出過程就是再生過程。目前四十六頁\總數五十三頁\編于三點46（l）集中刷新集中式刷新指在一個刷新周期內，利用一段固定的時間依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。通常有兩種刷新方式:例如，一個存儲器有1024行，系統工作周期為200ns。RAM刷新周期為2ms。這樣，在每個刷新周期內共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀和寫的為8976個工作周期。即(2ms/200ns)-1024=8976。集中刷新的缺點是在刷新期間不能訪問存儲器，有時會影響計算機系統的正確工作。目前四十七頁\總數五十三頁\編于三點47（2）分布式刷新在2mS時間內分散地將1024行刷新一遍。具體做法是：將刷新周期除以行數，得到兩次刷新操作之間的時間間隔t,利用邏輯電路每隔時間t產生一次刷新請求。動態(tài)MOS存儲器的刷新需要有硬件電路的支持包括刷新計數器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲控制器芯片中。目前四十八頁\總數五十三頁\編于三點48舉例：Intel8203DRAM控制器為控制2117，2118和2164DRAM芯片而設計的。2117，2118是16K

1位的DRAM芯片,2164是64K1位的DRAM芯片。因此，

Intel8203有16K和64K兩種工作模式。目前四十九頁\總數五十三頁\編于三點49地址處理部分時序處理部分AL0~AL7,AH0~AH7輸出信號：OUT0~