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目第一 ispLEVER開發(fā)工具的原理圖輸入 第四 ispLEVER工具中VHDL和Verilog ispVMSystem－在系統(tǒng)編程的軟件平臺 約束條件編輯器（ConstraintEditor）的使用方法 ispLEVERSystem上機實習題附錄 i 軟件中文件名后綴及其含第一 ispLEVER簡ispLEVER是Lattice公司推出的一套EDA軟件。設計輸入可采用原理圖、硬件描此軟件的，能進行邏輯優(yōu)化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的ConstraintsEditorI/O軟件支持所有LatticeispLSIMACH、ispGDX、ispGAL、GALispLEVER系列和所有萊迪思的業(yè)界領先的CPLD含有支持ispLSIMACHTTL支持所有ispLSI、MACH、ispGDX、ispGAL、GAL、ORCAFPGA/FPSC、ispXPGAispXPLDConstraintsEditorPC:Windows第二節(jié)ispLEVER開發(fā)工具的原理圖輸啟動ispLEVER(按Start=>Programs=>LatticeSemiconductor=>ispLEVER II. 選擇菜單File選擇NewProject...在CreateNewProject框的ProjectName欄中，鍵入項目名d:\user\demo.syn。Projecttype欄中選擇Schematic/ABEL（ispLEVER軟件支持Schematic/ABEL、Schematic/VHDL、Schematic/Verilog等的混合設計輸入，在此例中，僅有原理圖輸你可以看到默認的項目名和器件型號:UntitledandispLSI5256VE-165LF256III 用鼠標雙擊UntitledTitleDemoProject?,并選OK雙擊ispLSI5256VE-165LF256,你會看到DeviceSelector框(如下圖所示)SelectDeviceispMACH4000按動器 中的滾動條，直到找到并選中器件LC4032V-10T44I在軟件彈出的如下圖顯示的ConfirmChangeYes顯示的ispLEVERProjectNavigato窗口中，按Yes按鈕,以用來去除原有的約束條件。一個設計項目由一個或多個源文件組成。這些源文件可以是原理圖文件(*.sch)、或者是文字文件(*.doc,*.wri,*.txt)。在以下操作步驟中，你要在設計項目中添加一張空從菜單上選擇Source項。選擇New...在框中，選擇Schematic(原理圖)，并按OK輸入文件名demo.sch確認后撳OK從菜單欄選擇Add,然后選擇Symbol，你會看到如下圖所示的框選擇GATES.LIBG_2AND再在第一個ANDAND將鼠標移回到元件庫的框，并選擇G_2OR元件現(xiàn)在選擇AddWire將引線連到OR重復上述步驟，連接下面一個AND 采用上述步驟，從REGS.LIB庫中選一個g_d寄存器，并從IOPADS.LI G_OUTPUT在這一節(jié)，通過為連線命名和標注I/OMarkers 同時添加線和連線的信號名稱。這是一個很有用的特點，可以節(jié)省設計時間。I/OMarkers不同，將在下面定義屬性(AddAttributes)的步驟中詳細解釋。為了完成這個設計，選擇AddNetName屏幕的狀態(tài)欄將要提示你輸入的連線名，輸入?A?并按Enter鍵，連線名會粘連在現(xiàn)在選擇AddI/OMarker將會出現(xiàn)一個框，請選擇Input回出現(xiàn)一個輸入I/OMarker，標記里面是連線名。鼠標移至下一個輸入，重復上述步驟，直至所有的輸入都有I/OMarker現(xiàn)在請在框中選擇Output,然后單擊輸出連線端，加上一個輸出I/OMarker定義器件的屬性Attri引腳鎖定LOCKispLEVERI/OPad而不是加到I/OMarkerI/OPad符號，否則，你只需要一個I/OMarker。在菜單條上選擇Edit=>Attribute=>SymbolAttributeSymbolAttributeEditor框。單擊需要定義屬性的輸出I/OPadI/OPad上的信號就被鎖定到器件的第四個引腳上了。關(guān)閉框請注意，此時數(shù)字?4?出現(xiàn)在I/OPad從菜單條上選擇File，并選SaveExit第三節(jié)設計的編譯與建立仿真測試向量(Simulation 在已選擇LC4032V-10T44ISourceNew...在框中，選擇ABELTestVectors并按OKdemoabvOK再次選擇File，并選Exit[c,0,0,0,0]-x[c,0,0,1,0]-x[c,1,1,0,0]-x[c,0,1,0,1]-x此時你的項目管理器(ProjectNavigator)在項目管理器左邊的項目源文件(SourcesinProject)中選擇原理圖(demo.sch)雙擊原理圖編譯(CompileSchematic)然后從源文件中選擇測試向量源文件(demo.abv)雙擊測試向量編譯(CompileTestVectors)III (SimulatorControlPanel)SimulatorControlPanelSimulate=>Run,再按ToolsWaveform菜單，將打開波形觀察器WaveformViewer單步仿真。選SimulatorControlPanel窗口中的Simulate=>Step可對您的設計進行單步仿真。ispLEVER中仿真器的默認步長為100ns，您可根據(jù)需要在按Simulate=>Settings菜單所激活的框(SetupSimulator)中重新設置您所需要的步長。按SimulatorControlPanelSimulate=>Reset了七次Step鈕后所顯示的波形(所選步長為100ns)。設置斷點(Breakpoint)。在SimulatorControlPanel窗口中，按NewAvailableSignals欄中單要求，例如：->0，011BreakpointsADD，再按Arm波形編輯(WaveformEdit)除了用*.abv，ispLEVER的圖形輸入工具－WaveformEditor。以下是用WaveformEditor驟(仍以設計demo.sch為例)：SimulatorCotrolPanelTools=>WaveformEditor波形編輯器窗口(WaveformEditingTool)，如下圖所示：在上述窗口中按Object=>EditMode，WaveformEditingToolEdit=>NewWave在該窗口中的Polarity選項中選擇Input，然后在窗口下部的空格中輸入信號名：A，B，C，D，CK。每輸完一個信號名按一次Add鈕。States欄中選擇Low，Duration200ns并按回車鍵。這時，在WaveformEditingTool窗口中會顯示A0-200ns0波形。然后在WaveformEditingTool200ns在波形編輯器的子窗口中編輯A所有輸入信號A，B，C，D，CK的激勵波形，并將它存盤為wave_in.wdl文件。完成后，WaveformEditingTool窗口如下圖所示：WaveformEditingToolFile=>ConsistencyCheck激勵波形是否存在。在該例中，錯誤信息窗口會提示NoErrorsDected回到ispLEVERProjectNavigator主窗口，按Source=>Import單，調(diào)入激勵文件wave_in.wdl。在窗口左側(cè)的源程序區(qū)選中Wave_in.wdl文件，雙擊窗口右側(cè)的FunctionalSimulation驟與用*.abv二、時序仿真(Timing仍以設計Demo為例，在ispLEVERProjectNavigator主窗口中，在左側(cè)源程序區(qū)選中Demo.abv，雙擊右側(cè)的TimingSimulation欄進入時序仿真流程。由于時序仿真需要與所選器件有關(guān)的時間參數(shù)，因此雙擊TimingSimulation欄后，軟件會自動對器件進行適配，然后打開與功能仿真時間相同的SimulatorControlPanel窗口。時，打開SimulatorControlPanel窗口中的Simulate=>Settings菜單，產(chǎn)生SetupDelay)、典型延時(TypicalDelay)、最大延時( unDelay)和0延時(ZeroDelay)。最小延時是指器件可能的最小延時時間，0延時指延時時間為0。在SetupSimulator框中，仿真模式(SimulationMode)可設置為兩種形式：慣性延時(InertialMode)和傳輸延時(TransportMode)。將仿真參數(shù)設置為最大延時和傳輸延時狀態(tài)，在WaveformViewer由圖可見，與功能仿真不同的是：輸出信號OUTCK5ns建立元件符號SymbolispLEVER雙擊原理圖的資源文件demo.sch，把它打在原理圖編輯器中，選擇File從下拉菜單中，選擇MatchingSymbol第四 硬件描述語言和原理圖混合輸ispLEVERABEL/原理圖、VHDL/原理圖、Verilog/原理圖的混合輸入。這一節(jié)，我們以ABEL/原理圖為例，介紹硬件描述語言和原理圖混合輸入的方法。啟動i如果你在上一節(jié)的練習后退出了ispLEVER，點擊Start=>Programs=>仍舊選擇LC4032V-10T44ISource選擇在框中選Schematic，并按OK在文本框中輸入文件名top.sch，并按OK調(diào)用上節(jié)中創(chuàng)建的元件符號。選擇AddSymbolSymbolLibraries框，選擇Local的庫，你會注意到在下部的文本框中有一個叫demo建立內(nèi)含ABEL在原理圖編輯器里，選擇ADD菜單里的NewBlockSymbol...把這個符號放在demo單擊鼠標右鍵，就會顯示SymbolLibraries的框。請注意abeltop符號出現(xiàn)在Local庫中。III 建立ABELHDL請注意abeltop??圖標。這意味著目前這個源文件還是個未知數(shù)，因件位于toptop也是ispLEVER項目管理器另外一個有用的特點。為了建立所需的源文件，請選擇abeltop，然后選擇SourceNew...命在NewSource框中，選擇ABEL-HDLModule并按OKOK。你就進入了TextEditor，而且可以看到ABELHDL輸入下列的代碼。確保你的輸入代碼位于TITLETITLE'ThisistheTopLevelABELfile'"InputsIN1,IN2,IN3OUT2=IN1&OUT3=!IN1&IN2&IN3;OUT4=IN2&IN3;當你完成后，選擇FileSave有了一個與此源文件相關(guān)的ABEL文件，并且已經(jīng)建立了正確的 ABEL選擇abeltopVII 仿[c,0,0,0]->[x[c,0,0,1]->[x[c,0,1,0]->[x[c,0,1,1]->[x[c,1,0,0]->[x[c,1,0,1]->[x[c,1,1,0]->[x[c,1,1,1]->[x仍舊選擇測試矢量源文件，雙擊FunctionalSimulation現(xiàn)進入SimulationControlPanelTools=>WaveformViewer為了看波形，你必須在WaveformViewerEdit=>ShowShowWaveformsCLK,TOPIN1,TOPIN2,TOPIN3TOPOUTShow鈕。然后按File=>Save菜單。這些信號名都可以在波形觀測器中觀察在步驟D中，如雙擊TimingSimulation過程， 真步驟與功能仿同。VIII 把設計適配到Lattice器件雙擊處理過程FitDesign。這將迫使項目管理器完成對源文件的編譯，然后連接當這些都完成后，你可以雙擊HTMLFitterReport，查看一下設計報告和有關(guān)統(tǒng)的主要功能。在項目管理器的源文件窗口中，選擇最頂層原理圖top.sch?.此時在項目管理器右邊的操作流程中必定有NavigationHierarchy過程。雙擊NavigationHierarchy過程，即會彈出最頂層原理圖top.sch?選擇View菜單中的Push/Pop用十字光標單擊頂層原理圖中的abeltop符號，即可彈出描述abeltop邏輯的文本文件abeltop.abl。此時可以瀏覽或編輯ABELHDL設計文件。瀏覽完畢后用File單中的Exit命令退回頂層原理圖。demodemodemo.sch。此時可以瀏覽或編輯底層原理圖若欲編輯底層原理圖，可以利用Edit菜單中的Schematic命令進入原理圖編輯器。編譯完畢后用File菜單中的Save和Exit命令退出原理圖編輯器。注意 將Y1端口定義成時鐘輸入端的方件在編譯Y1默認為是系統(tǒng)復位端口(RESET)。若Y1端用作時鐘輸入端，必須通過編第五 ispLEVER工具中VHDL和Veril 語言的設計方用戶的VHDL或Verilog設計可以經(jīng)ispLEVER系統(tǒng)提供的綜合器進行編譯綜合，生成EDIF格式的網(wǎng)表文件，然后可進行邏輯或時序仿真，最后進行適配，生成可的JEDEC文件。 設計輸入的在ispLEVERSystemProjectNavigator主窗口中，按File=>NewProject菜單建立一個新的工程件，此時會彈出如下圖所示的框。請注意：在該框中的ProjectType欄中，必須根據(jù)設計類型選擇相應的工程文件的類型。本例中，選擇VHDL類型。若是Verilog設計輸入，則選擇VerilogHDL類型。在ispLEVERSystemProjectNavigator主窗口中，選擇Source=>New菜單。在彈出的New框中，選擇VHDLModule類型此時，軟件會產(chǎn)生一個如下圖所示的NewVHDL 在框的各欄中，分別填入如上圖所示的信息。按OK ，進入文本編輯器-TextEditor編輯VHDL文件。在TextEditor中輸入如下的VHDLuseentitydemoport(A,B,C,D,CK: OUTP:outstd_logic);endsignalINP:std_logic;if(rising_edge(CK))OUTP<=endprocess;INP<=(AandB)or(CandD);enddemo_architecture;此VHDL設計所描述的電路與5.2OUTOUTP(因為OUT為VHDL語言保留字)ispLEVERSystemProjectNavigator主窗口左側(cè)的源程序區(qū)中，demo.vhd文件被自動調(diào)入。選擇器件ispMACH4A5－64/32-10JC，并啟動Options=>SelectRTLSynthesis菜單，顯示如下框：在該框選擇Synplify，即采用Synplify工具對VHDL設計進行綜合。此時的ispLEVERSystemProjectNavigator主窗口如下圖所示：雙擊Processes窗口的SynplifySynthesizeVHDLFile進行編譯、綜合。或者選擇菜單Tools=>SynplifySynthesis產(chǎn)生如下窗口。選Add調(diào)入demo.vhd，然后對demo.vhd文件進行編譯、綜雙擊上述Synplify窗口中SourceFiles欄中的demo.vhd文件進行修改并存盤，然后按RUN鈕重新c,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[cc,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[c[c,0010,0,0,0]->[x,0,1,0]->[x,1,0,0]->[x,1,0,1]->[x在ispLEVERSystemProjectNavigator主窗口中選中左側(cè)的demo.abv文件，雙擊右側(cè)的FunctionalSimulation欄，進行功能仿真。在WaveformViewer窗口中觀測信號A，B，C，CK，D和OUTP，其波形如下圖所示：在ispLEVERSystemProjectNavigator主窗口中選中左側(cè)的demo.abv文件，雙擊右側(cè)的TimingSimulation欄，進行時序仿真。選擇 umDelay，在WaveformViewer窗口中觀測信號A，B，C，CK，D和OUTP，其波形如下圖所示：在ispLEVERSystemProjectNavigator主窗口中選中左側(cè)的ispMACH器件，雙擊右側(cè)的FitDesign欄，進行器件適配。該過程結(jié)束后會生成用于的JEDEC文件demo.jed。Verilog設計輸入的操作在ispLEVERSystemProjectNavigator主窗口中，按File=>NewProject菜單建立一個新的程文件，此時會彈出如下圖所示的框。請注意：在該框中的ProjectType欄中，必須根據(jù)設計類型選擇相應的工程文件的類型。本例中，選擇VerilogHDL類型。在ispLEVERSystemProjectNavigator主窗口中，選擇Source=>New菜單。在彈出的New框中，選擇VerilogModule此時，軟件會產(chǎn)生一個如下圖所示的NewVerilogSource框在框的各欄中，分別填入如上圖所示的信息。按OK ，進入文本編輯器-TextEditor編輯VHDL文件。在TextEditor中輸入如下的VeriloginputA,B,C,D,CK;wireINP;regOUTP=assignINP=(A&&B)||(C&&D);此VHDL設計所描述的電路與5.2節(jié)所輸入的原理圖相同ispLEVERSystemProjectNavigator主窗口左側(cè)的源程序區(qū)中，demo.v文件被自動調(diào)入。選擇器件ispMACH4A5－64/32-10JC，并啟動Options=>SelectRTLSynthesis菜單，顯示如下框：在該框選擇Synplify，即采用Synplify工具對Verilog設計進行綜合。此時的ispLEVERSystemProjectNavigator主窗口如下圖所示：雙擊Processes窗口的SynplifySynthesizeVerilogFile進行編譯、綜合?；蛘哌x擇菜單Tools=>SynplifySynthesisAdd調(diào)入demo.vdemo.v文件進行編譯、綜合。雙擊上述Synplify窗口中SourceFiles欄中的demo.v文件進行修改并存盤，然后按RUN鈕重新編c,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[cc,x=.c.,.x.; ([CK,A, B,C,D]-[c[c[c[c,0010,0,0,0]->[x,0,1,0]->[x,1,0,0]->[x,1,0,1]->[x在ispLEVERSystemProjectNavigator主窗口中選中左側(cè)的demo.abv文件，雙擊右側(cè)的FunctionalSimulation欄，進行功能仿真。在WaveformViewer窗口中觀測信號A，B，C，CK，DOUT，其波形如下圖所示：在ispLEVERSystemProjectNavigator主窗口中選中左側(cè)的demo.abv文件，雙擊右側(cè)的TimingSimulation欄，進行時序仿真。選擇umDelay，在WaveformViewer窗口中觀測信號A，B，C，CK，DOUT，其波形如下圖所示：在ispLEVERSystemProjectNavigator主窗口中選中左側(cè)的ispMACH器件，雙擊右側(cè)的FitDesign欄，進行器件適配。該過程結(jié)束后會生成用于的JEDEC文件demo.jed。第六節(jié)ispVMSystem－在系統(tǒng)編程的軟件LatticeispVMSystemispVMSystem成在ispLEVERispVMSystemTM是一個綜合的將設計到器件的軟件包。該軟件提供一種有效的器件編程方式，即采用由萊迪思半導體JEDECISP具允許用戶快速簡便地通過ispSTREAMTM將設計燒寫到器件上。它還擁有簡化ispATETM、ispTESTTM及ispSVFTM編程的功能。在此僅介紹最常用的基于PC機Windows環(huán)境的ispVM在啟動ispVMSystem前，先將Lattice電纜連接在PC機的并行口和待的印刷電WindowsStart=>Programs=>LatticeSemiconductor=>ispVMSystemispVMSystem，LSCispVM?SystemispTools=>ScanChain，ispVMSystem有一片M4A5-64/32-10JC，ScanChain為得到可供到M4A5-64/32-10JC器件中的JED文件，我們可以將第四節(jié)設計實例中的器件型號改選為M4A5-64/32-10JC，重新做編譯和適配，得到基于M4A5-64/32-10JC器件的JED文件。在LSCispVM? System窗口中，雙擊NewScanConfigurationSetup子窗口中的iM4A5-64/32欄，彈出DeviceInformation框。在該框中的DataFile欄里，選擇需要的JED文件D:\user\demo.jed；在該框中的Operation欄里，選擇所需的編程操作，這里選Information框如下圖所示。按OK鈕，關(guān)閉該框在LSCispVM?System窗口中，按Project=>Download菜單啟動操作。數(shù)秒鐘后，完成，這時NewScanConfigurationSetup子窗口中的Status欄顯示PASS，并有一個綠色的圓運用ispVMSystem軟件，可以將已過的、加密的器件中的熔絲信息回讀出來，并為新的JED文件共相同設計的器件。其操作方法是：在DeviceInformation框中的Operation欄里，選擇ReadandSaveJEDECDataFile放熔絲信息的文件名（JED）LSCispVM?SystemProject=>Download方法是：在DeviceInformation對話框中的Operation欄里，選擇Erase,Program,Verify,SecureLSCispVM?SystemProject=>Download菜單啟動加密操作。如果對加密后的器件進行回讀操作，那么可以看到回存的JED文件中，熔絲信息均為0。第七 約束條件編輯器（ConstraintEditor ）的使用方ispLEVERConstraintsEditor其可以設置PinAttributes，GlobalConstraints，ResourceReservationispLEVERProjectNavigator（LC4032V-10T44I），雙擊右側(cè)的ConstraintEditor功能條，打開ConstraintEditor，如下圖所示。點擊窗口左側(cè)InputPins