2012通信與電子系統(tǒng)綜合設計

第三部分DSP子系統(tǒng)的結構與設計.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL發(fā)光二極管FD0~FD31外擴單片

機接口CON21CON20輸出數(shù)碼管(動態(tài)8

位)輸入0/1

控制開關(8

位)脈沖觸發(fā)開關(8

位)擴展子

板接口CON1CON2擴展分

析接口Altera

CPLDU42EPM7032AETC44-7電平轉換Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF視頻擴展4

個LED64M

SDRAMALTERACPLDU11EPM7032以太網(wǎng)DM9000CPLDEMP7032觸摸屏LCDUSB1.13

個串口NandFlashHPI電平轉換電平轉換DSP子系統(tǒng)主要包括DSP：TMS320DM642CPLD：EPM7032AETC44-7FLASH：SST39VF040SDRAM：MT48LC4M32B2UART控制器：TL16C752B1.

DSP的回顧廣義定義：數(shù)字信號處理（Digital

SignalProcessing）狹義定義：數(shù)字信號處理器（Digital

SignalProcessor）DSP的回顧數(shù)字信號處理是利用計算機或專用處理器對自然界的模擬信號進行采集、變換、濾波、估值、壓縮、增強和識別等處理，以得到符合要求的信號形式。DSP的回顧數(shù)字信號處理技術最早是頻譜分析、濾波；后來發(fā)展到：信號結構、逼近、內插、外推、提取和自適應濾波等；對實時處理的要求提高。DSP的回顧實現(xiàn)數(shù)字信號處理的技術通用計算機和微處理器（軟件編程）；數(shù)字邏輯電路（硬件）；DSP（軟件編程+專用硬件結構）DSP芯片的性能提高MAC時間：400ns40ns，運算速度：5MIPS8800MIPS資源占用量：乘法器40%

5%片內RAM：增加一個數(shù)量級以上制造工藝：4um

NMOS

0.18um

CMOS引腳數(shù)量：64

200以上單片機與DSP的比較單片機：馮-諾依曼結構；DSP：哈佛結構單片機：事務密集型處理器；DSP：運算密集型處理器；DSP有完成高速運算的專門的硬件結構；DSP的中斷比單片機少很多。DSP的編程語言匯編語言編程效率高使用不方便高級語言，如C語言跨平臺的通用高級語言使用C編譯器定點DSP和浮點DSP定點DSP：采用定點格式的數(shù)據(jù)工作；浮點DSP：采用浮點格式的數(shù)據(jù)工作；定點數(shù)的表示DSP中的數(shù)以二進制補碼形式表示；例如：二進制數(shù)0010000000000011b

=8195二進制數(shù)1111111111111100b=-4表示小數(shù)時，需要人為確定一個小數(shù)點的位置；如：00000010.10100000

表示的值為2.625，記為Q8或S7.8

；浮點數(shù)的表示一個浮點數(shù)a可以表示為指數(shù)和尾數(shù)的形式：a

=

m×2e其中，e為指數(shù)，m為尾數(shù)。尾數(shù)通常用歸一化數(shù)表示，可以分為符號（s）和分數(shù)（f）兩部分。m=(-2)s+(.f)浮點數(shù)表示sef31

3023

220esf310IEEE單精度浮點數(shù)格式24

23

22TMS320C3x單精度浮點數(shù)格式TI

DSP簡介TI公司五代產品：16位定點DSP處理器，源代碼向上兼容

TMS320C1xTMS320C2xTMS320C5x32位浮點DSP處理器，源代碼向上兼容

TMS320C3xTMS320C4x定點系列和浮點系列的源代碼不兼容！TI

DSP的發(fā)展主流采用4位數(shù)表示的產品型號

TMS320C2xxx TMS320C5xxx TMS320C6xxx以前產品的升級產品歸入新的系列多DSP核產品：TMS320C8xOMAP平臺OMAP:

Open

Multimedia

ApplicationPlatform代表器件：OMAP5910（C55+ARM9）OMAP3530（C64+ARM9）Davinci平臺完整的數(shù)字媒體開發(fā)平臺TMS320DM6446：網(wǎng)絡化數(shù)字視頻編解碼應用（ARM926+C64x+視頻處理子系統(tǒng)）TMS320DM6443：網(wǎng)絡化數(shù)字視頻解碼應用DSP主要特征并行處理的體系結構；流水線處理技術；關鍵部件采用硬件電路實現(xiàn)；專用的匯編指令；多處理內核。高性能視頻/圖像定點數(shù)字媒體處理器；主頻最高可達720MHz，處理速度高達5760MIPS；兩級高緩結構，第一級分為數(shù)據(jù)和程序存儲器（各128Kbit），第二級共享（2Mbit）；超長指令字VLIW（寬度為256位）結構，最多可提供8條32位的指令給8個功能單元。2.

TMS320DM642結構內部存儲器內部存儲器有兩級高緩第一級分為：程序高緩（L1P）、數(shù)據(jù)高緩（L1D），各128Kbit；

第二級高緩為2Mbit（256Kbyte），可配置成高緩或SRAM，程序和數(shù)據(jù)共享，地址空間為

0x0000

0000-0x0003

FFFF；外部存儲器通過EMIF接口連接，地址空間為0x8000

0000之后；在片外設3

個可配置的視頻端口1個10/100Mb/s

的以太網(wǎng)控制器（EMAC）1

個管理數(shù)據(jù)輸入/輸出模塊（MDIO）1個內插VCXO控制接口（VIC）1個多通道緩沖音頻串口（McASP0）1

個內部集成電路總線模塊（I2C）2個多通道緩沖串口（McBSP）3個32-bit通用定時器1個可用戶配置的16-bit或32-bit主機接口（HPI）1個外設模塊總線（PCI）1個16個引腳的通用輸入輸出口（GP0）1個64-bit的無縫外部存儲器接口（EMIF）EDMA外部存儲器接口（EMIF）EMIF接口C64x有兩種類型的EMIF接口:EMIFA是64位數(shù)據(jù)總線，支持8、16、32、64位數(shù)據(jù)；EMIFB是16位數(shù)據(jù)總線，支持8、16位數(shù)據(jù)；C642采用EMIFA接口DM642的EMIFA接口HPI接口是一個并行接口，可以連接一個外部的處理器；外接處理器對HPI接口起主導作用，所以稱之為主機。外接主機可以通過HPI直接訪問DSP內部存儲空間。外接主機和DSP核可以通過內部或外部的存儲器交換信息。外接主機對CPU存儲空間的訪問能力是由EDMA控制器支持的。HPI接口通過EDMA與CPU相連，可以設置為32位或16位數(shù)據(jù)寬度。主機接口（HPI）HPI接口共548個管腳DM642封裝DSP的引導方式主機引導模式：通過HPI接口的外接主機或PCI接口的外接主機引導；EMIF

引導模式：通過指定的ROM引導；無引導模式：直接從存儲器為0的地方執(zhí)行。DSP的引導方式DSP的引導模式由管腳EA[22：21]的電位決定DSP的引導模式控制電路.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL發(fā)光二極管FD0~FD31外擴單片機接口CON21CON20輸出數(shù)碼管(動態(tài)8

位)輸入0/1

控制開關(8

位)脈沖觸發(fā)開關(8

位)擴展子

板接口CON1CON2擴展分

析接口Altera

CPLDU42EPM7032AETC44-7電平轉換Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF視頻擴展4

個LED64M

SDRAMALTERACPLDU11EPM7032以太網(wǎng)DM9000CPLDEMP7032觸摸屏LCDUSB1.13

個串口NandFlashHPI電平轉換電平轉換3.

EPM7032AETC44-7的結構ALTERA的MAX7000系列產品之一；基于EEPROM的可編程邏輯器件；2個邏輯陣列塊，宏單元數(shù)為32，可用門數(shù)為600；最大用戶可用I/O引腳為36;支持JTAG標準。（4）通用布線資源MAX7000結構EPM7032封裝圖74LVT16245低電壓16比特三態(tài)輸出收發(fā)器74LVCH162245:16比特三態(tài)收發(fā)器DSP與FPGA之間的連接表3-29

三條控制總線包含的信號和對應關系控制線1控制線2控制線3（T）SDRAS#DC_AOE#XDC_AOE#（T）SDCAS#DC_ARE#XDC_ARE#（T）SDWE#DC_AWE#XDC_AWE#（T）BE0#DC_BE0#XDC_BE0#（T）BE1#DC_BE1#XDC_BE1#（T）BE2#DC_BE2#XDC_BE2#（T）BE3#DC_BE3#XDC_BE3#（T）CE2#DC_CE2#XDC_CE2#（T）CE3#DC_CE3#XDC_CE3#（T）ECLKOUT2DC_ECLKOUT2XDC_ECLKOUT2表3-30

EPM7032AETC44（U42）輸出信號與輸入信號的邏輯關系輸出信號與輸入信號的邏輯關系DC_EMIFA_OE#TCE1#=’0’或TCE2#=’0’或TCE3#=’0’時為’0’，其它為’1’DC_EMIFA_DIRTCE1#=’0’且DC_AOE#=’0’或TCE2#=’0’且DC_AOE#=’0’或TCE3#=’0’且DC_AOE#=’0’時為’1’，其它為’0’DSP_BUFFER_B_DIRTCE2#=’0’時為‘0’，其它為‘1’DSP_BUFFER_B_OE#TCE2#=’0’

且DC_AOE=’0’時為’0’，其它為’1’FLASH_CE#DC_A22=’0’且TCE1#=’0’時為’0’，其它為’1’UART_CSA#DC_A22=’1’且DC_A[8,7,6]=”000”且TCE1#=’0’時為

‘0’UART_CSB#DC_A22=’1’且DC_A[8,7,6]=”001”且TCE1#=’0’時為綜合設計5：FPGA與DSP的通信跨時鐘域的設計：FIFO、雙口RAM、RAM+MUX等；編寫FPGA程序實現(xiàn)DSP的外設；編寫DSP程序，通過EMIF接口訪問FPGA內部的存儲器。DSP訪問FPGA的設置FPGA位于DSP的CE2空間，起始地址為

0xA000

0000；

對CE2空間的訪問要設置幾個寄存器：

EMIFA全局控制寄存器：地址0x01800000CE2空間控制寄存器：地址0x01800010CE2空間輔助控制寄存器：地址0x018000504.FLASH：SST39VF040CMOS多功能FLASH；容量4Mbit，可配置為512K·8；區(qū)塊擦除，區(qū)塊大小為4Kbyte；單電源2.7-3.6V；低功耗：工作電流5mA。SST39VF040內部結構框圖SST39VF040封裝圖DSP與FLASH之間的連接5.

SDRAM：MT48LC4M32B2SDRAM：同步動態(tài)隨機存儲器（Synchronous

DRAM）；工作速度與系統(tǒng)總線速度同步；分為PC66、PC100、PC133規(guī)格；設計平臺中采用MT48LC4M32B2；DRAM的工作原理核心部分是多個內存單元，并按二維陣列分布；訪問按行地址和列地址進行，第一步讀取整個行，第二步在該行中選擇要訪問的列；DRAM的讀取具有破壞性，必須在操作完成時，把行數(shù)據(jù)寫回到同一行中，這一步叫作“Precharge”；具有刷新功能；MT48LC4M32B2128Mbit

CMOS同步DRAM；內部流水線獲得高速操作；可配置為4

·

1M·32bit；單電源3.3V；低功耗。MT48LC4M32B2內部結構MT48LC4M32B2的86腳封裝DSP與SDRAM之間的連接表3-31SDRAM控制線包含的信號和對應關系DSP管腳名稱控制線SDRAM管腳名稱ECLKOUT1TECLKOUT1CLKSDCKETSDCKECKECE0TCE0#CSSDRAS#TSDRAS#RASSDCAS#TSDCAS#CASSDWE#TSDWE#WE綜合設計6：DSP訪問SDRAM設置DSP的相關控制寄存器，完成DSP訪問SDRAM的時序要求。編寫DSP(C語言)程序，實現(xiàn)對SDRAM

的讀寫，并把寫入的數(shù)據(jù)與讀出的數(shù)據(jù)

進行比較，來判斷讀寫數(shù)據(jù)的正確與否。測試SDRAM訪問的速度。DSP訪問SDRAM的設置SDRAM位于DSP的CE0空間，起始地址為0x8000

0000；

對CE0空間的訪問要設置幾個寄存器：

EMIFA全局控制寄存器：地址0x01800000CE0空間控制寄存器：地址0x01800008CE0空間輔助控制寄存器：地址0x01800048SDR