數(shù)字電子技術(shù)6 9第9章

第九章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件半導(dǎo)體存儲(chǔ)器可編程邏輯器件PLD

9.1

半導(dǎo)體存儲(chǔ)器9.1.1

只讀存儲(chǔ)器ROM圖

9

—1

N字M位ROM結(jié)構(gòu)圖

9

–

2

二極管ROM結(jié)構(gòu)圖表

9

–

1

圖

9

-

2

ROM的數(shù)據(jù)表9.1.2 ROM在組合邏輯設(shè)計(jì)中的應(yīng)用例如，在表9-1

中，將輸入地址A1A0視為輸入變量，

而將D3、D2、D1、D0視為一組輸出邏輯變量，則D3、D2、D1、D0就是A1、A0的一組邏輯函數(shù)。D3

=

A1

A0

+

A1

A0

+

A1

A1

+

A1

A0

=

m0

+

m1

+

m2

+

m3D2

=

A1

A0

+

A1

A0

=

m0

+

m3D1

=

A1

A0

=

m2D0

=

A1

A0

+

A1

A0

=

m1

+

m3圖

9

-3

ROM的與或陣列圖(a)框圖；(b)符號(hào)矩陣用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行：根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)，確定ROM容量，選擇合適的ROM。寫(xiě)出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫(huà)出ROM陣列圖。根據(jù)陣列圖對(duì)ROM進(jìn)行編程。例

1

用ROM實(shí)現(xiàn)四位二進(jìn)制碼到格雷碼的轉(zhuǎn)換。解

(1)

輸入是四位二進(jìn)制碼B3~B0，輸出是四位格雷碼，故選用容量為24×4的ROM。(2)

列出四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表，如表9-2

所示。由表可寫(xiě)出下列最小項(xiàng)表達(dá)式：G3

=

(8,9,10,11,12,13,14,15)G2

=

(4,5,6,7,8,9,10,11)G1

=

(2,3,4,5,10,11,12,13)G0

=

(1,2,5,6,9,10,13,14)表

9

–

2

四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表圖

9

–

4

四位二進(jìn)制碼轉(zhuǎn)換為四位格雷碼陣列圖9.1.3 ROM的編程及分類(lèi)1.

掩膜ROM掩膜ROM中存放的信息是由生產(chǎn)廠家采用掩膜工藝專(zhuān)門(mén)為用戶(hù)制作的，這種ROM出廠時(shí)其內(nèi)部存儲(chǔ)的信息就已經(jīng)“固化”在里邊了，所以也稱(chēng)固定

ROM。它在使用時(shí)只能讀出，不能寫(xiě)入，因此通常只用來(lái)存放固定數(shù)據(jù)、固定程序和函數(shù)表等。2.

可編程ROM(PROM)圖

9

–

5

熔絲型PROM的存儲(chǔ)單元圖

9

–

6 PN結(jié)擊穿法PROM的存儲(chǔ)單元3.

可擦除的可編程ROM(EPROM)(1)EPROM的存儲(chǔ)單元采用浮柵雪崩注入MOS管Oxide

Semiconductor,

簡(jiǎn)稱(chēng)FAMOS管)或疊柵注

入MOS管(Stacked

gate

Injuction

Metal

Oxide

Semiconductor,

簡(jiǎn)稱(chēng)SIMOS管)。

圖

9-7

是SIMOS管的

結(jié)構(gòu)示意圖和符號(hào)，

它是一個(gè)N溝道增強(qiáng)型的MOS管，有Gf和Gc兩個(gè)柵極。

Gf柵沒(méi)有引出線，

而是被包圍

在二氧化硅(SiO2)中，

稱(chēng)之為浮柵，

Gc為控制柵，

它有引出線。

若在漏極D端加上約幾十伏的脈沖電壓，

使得溝道中的電場(chǎng)足夠強(qiáng)，

則會(huì)造成雪崩，

產(chǎn)生很多高能量的電子。此時(shí)若在Gc上加高壓正脈沖，形成方向與溝道垂直的電場(chǎng)，便可以使溝道中的電子穿過(guò)氧化層面注入到Gf，

于是Gf柵上積累了負(fù)電荷。由于Gf柵周?chē)际墙^緣的二氧化硅，泄漏電流很小，所以一旦電子注入到浮柵之后，就能保存相當(dāng)長(zhǎng)的時(shí)間(通常浮柵上的電荷10年才損失30%)。圖

9

–

7

SIMOS管的結(jié)構(gòu)和符號(hào)(2)

E2PROM的存儲(chǔ)單元圖9–8E2PROM的存儲(chǔ)單元圖

9

–

9

Flotox管的結(jié)構(gòu)和符號(hào)(3)

快閃存儲(chǔ)器(Flash

Memory)圖

9

–

10

快閃存儲(chǔ)器(a)疊柵MOS管；(b)存儲(chǔ)單元9.1.4

隨機(jī)存取存儲(chǔ)器(RAM)1.

靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)(1)

基本結(jié)構(gòu)。SRAM主要由存儲(chǔ)矩陣、地址譯碼器和讀/寫(xiě)控制電路三部分組成，其框圖如圖

9

-11所示。圖

9

–

11

SRAM的基本結(jié)構(gòu)(2)

SRAM的靜態(tài)存儲(chǔ)單元。圖

9

-

12

SRAM存儲(chǔ)單元(a)六管NMOS存儲(chǔ)單元；(b)六管CMOS存儲(chǔ)單元2.

動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)圖

9

–

13

動(dòng)態(tài)MOS存儲(chǔ)單元(a)四管動(dòng)態(tài)MOS存儲(chǔ)單元；(b)單管動(dòng)態(tài)MOS存儲(chǔ)單元9.1.5

存儲(chǔ)器容量的擴(kuò)展1.位數(shù)的擴(kuò)展圖

9

–

14

RAM的位擴(kuò)展連接法2.字?jǐn)?shù)的擴(kuò)展圖

9

–

15

RAM的字?jǐn)U展9.2

可編程邏輯器件PLDPLD器件的發(fā)展概況可編程邏輯器件的特點(diǎn)減少系統(tǒng)的硬件規(guī)模。增強(qiáng)邏輯設(shè)計(jì)的靈活性?？s短系統(tǒng)設(shè)計(jì)周期。簡(jiǎn)化系統(tǒng)設(shè)計(jì)，提高系統(tǒng)速度。降低系統(tǒng)成本。9.2.1 PLD的電路簡(jiǎn)介1.

基本門(mén)電路的PLD表示法圖9－16表示PLD的典型輸入緩沖器。如用真值表表示，它的兩個(gè)輸出是其輸入的原碼和反碼。圖

9

–

16

PLD輸入緩沖器圖

9

–

17

與門(mén)表示法圖

9

–

18

PLD連接法圖

9

–

19

與門(mén)的省缺情況2.PROM電路的PLD表示法圖9–20PROM電路的PLD表示法3.FPLA電路的PLD表示圖

9

–

21

FPLA電路的PLD表示法例2

試用FPLA實(shí)現(xiàn)例1要求的四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的轉(zhuǎn)換電路。解用卡諾圖對(duì)表9-2

進(jìn)行化簡(jiǎn)，如圖9-22

所示，則得G3

=

B3G2

=

B3

B2

+

B3

B2

G1

=

B2

B1

+

B2

B1G0

=

B1

B0

+

B1

B0式中共有7個(gè)乘積項(xiàng)，它們是P2

=

B3

B2P0

=

B3

P1

=

B3B2P3

=

B2

B1

P4

=

B2

B1P5

=

B1B0

P6

=

B1B0用這些乘積項(xiàng)表示式，可得G3

=

P0G2

=

P1

+

P2

G1

=

P3

+

P4

G0

=

P5

+

P6圖

9

–

22

例2化簡(jiǎn)的卡諾圖圖

9

–

23

例2的FPLA的陣列圖4.

PAL電路圖

9

–

24

PAL的基本結(jié)構(gòu)圖

9

–

25

PAL的四種輸出結(jié)構(gòu)(a)專(zhuān)用輸出結(jié)構(gòu)；(b)可編程I/O結(jié)構(gòu)；(c)寄存器輸出結(jié)構(gòu)；(d)異或型輸出結(jié)構(gòu)5.GAL電路(1)GAL的基本結(jié)構(gòu)。①8個(gè)輸入緩沖器和8個(gè)輸出反饋/輸入緩沖器。②8個(gè)輸出邏輯宏單元OLMC和8個(gè)三態(tài)緩沖器，每個(gè)OLMC對(duì)應(yīng)1個(gè)I/O引腳。③由8×8個(gè)與門(mén)構(gòu)成的與陣列，共形成64個(gè)乘積項(xiàng)，每個(gè)與門(mén)有32個(gè)輸入項(xiàng)，由8個(gè)輸入的原變量、反變量(16)和8個(gè)反饋信號(hào)的原變量、反變量(16)組成，故可編程與陣列共有32×8×8=2048個(gè)可編程單元。④系統(tǒng)時(shí)鐘CK和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。圖9

–26

GAL16V8邏輯圖(a)邏輯圖；(b)引腳圖圖9–27

OLMC的內(nèi)部結(jié)構(gòu)(2)結(jié)構(gòu)控制字。圖

9

–

28

GAL的結(jié)構(gòu)控制字表

9

–

3

OLMC工作模式的配置選擇圖

9

–

29 OLMC

5種工作模式的等效電路(a)

專(zhuān)用輸入模式；圖

9

–

29 OLMC

5種工作模式的等效電路(b)

專(zhuān)用輸出模式；圖

9

–

29 OLMC

5種工作模式的等效電路(c)

反饋給輸出模式；圖

9

–

29 OLMC

5種工作模式的等效電路(d)時(shí)序電路中的組合模式；圖

9

–

29 OLMC

5種工作模式的等效電路(e)

寄存器輸出模式(3)行地址映射。圖

9

–

30

GAL16V8地址映射圖6.

高密度可編程邏輯器件通常將集成密度大于1000個(gè)等效門(mén)/片的PLD稱(chēng)為高密度可編程邏輯器件(HDPLD),它包括可擦除可編程邏輯器件EPLD、復(fù)雜可編程邏輯器件CPLD和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA三種類(lèi)型。9.2.2 PLD的開(kāi)發(fā)