工程師15年layout經(jīng)驗(yàn)資料

LAYOUT

REPORT目錄Ver.0.2LAYOUTREPORT..................................................................................................................

1目錄...........................................................................................................................................

11.

PCB

LAYOUT

術(shù)語解釋(TERMS).........................................................................................

22.

Test

Point

:

ATE

測(cè)試點(diǎn)供工廠

ICT

測(cè)試治具使用....................................................

23.

基準(zhǔn)點(diǎn)

(光學(xué)點(diǎn))

-for

SMD:...........................................................................................

44.

標(biāo)記

(LABEL

ING).............................................................................................................

55.VIAHOLEPAD.....................................................................................................................

56.

PCB

Layer

排列方式..........................................................................................................

57.零件佈置注意事項(xiàng)

(PLACEMENT

NOTES)...........................................................................

58.

PCB

LAYOUT

設(shè)計(jì)................................................................................................................

69.

Transmission

Line

(

傳輸線

).....................................................................................

810.GeneralGuidelines–跨

Plane..................................................................................811.

General

Guidelines

–

繞線.......................................................................................

912.GeneralGuidelines–DampingResistor.............................................................

1013.GeneralGuidelines-RJ45toTransformer.........................................................

1014.ClockRoutingGuideline...........................................................................................

1215.OSC&CRYSTALGuideline...........................................................................................

1216.CPU

RAM

FLASH....................................................................................................

1417.GeneralGuidelines–Decoupling Capacitor.....................................................

1418.POWER

部分........................................................................................................................

1519.

GND

&

Vcc

Plan

切割...................................................................................................

1720.DRC:DesignRuleCheck...........................................................................................

1921.

CAM

輸出/輸出文件(參考

gerber

file

流程圖)........................................................

2022.

其他注意事項(xiàng).................................................................................................................

2123.PCB

製作規(guī)範(fàn)填寫注意事項(xiàng)............................................................................................

2312PCB

LAYOUT

術(shù)語解釋(TERMS)COMPONENT

SIDE(零件面、正面)︰大多數(shù)零件放置之面。SOLDER

SIDE(焊錫面、反面)。SOLDER

MASK(止焊膜面)︰通常指

SolderMask

Open

之意。TOP

PAD︰在零件面上所設(shè)計(jì)之零件腳

PAD，不管是否鑽孔、電鍍。BOTTOM

PAD：在銲錫面上所設(shè)計(jì)之零件腳

PAD，不管是否鑽孔、電鍍。POSITIVE

LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。NEGATIVE

LAYER：通常指多層板之電源層。INNER

PAD：多層板之

POSITIVE

LAYER

內(nèi)層

PAD。ANTI-PAD：多層板之

NEGATIVE

LAYER

上所使用之絕緣範(fàn)圍，不與零件腳相接。THERMAL

PAD：多層板內(nèi)

NEGATIVE

LAYER

上必須零件腳時(shí)所使用之

PAD，一般稱為散熱孔或?qū)?。PAD

(銲墊)：除了

SMD

PAD

外，其他

PAD

之

TOP

PAD、BOTTOM

PAD

及INNER

PAD

之形狀大小皆應(yīng)相同。Moat

:

不同信號(hào)的Power&

GND

plane之間的分隔線Grid

:佈線時(shí)的走線格點(diǎn)Test

Point

:

ATE

測(cè)試點(diǎn)供工廠

ICT

測(cè)試治具使用ICT

測(cè)試點(diǎn)LAYOUT

注意事項(xiàng):PCB

的每條

TRACE

都要有一個(gè)作為測(cè)試用之

TEST

PAD(測(cè)試點(diǎn))，其原則如下：一般測(cè)試點(diǎn)大小均為

30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至

30mil.測(cè)試點(diǎn)與元件

PAD

的距離最小為

40mil。測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為

50-75mil，一般使用

75mil。密度高時(shí)可使用

50mil,測(cè)試點(diǎn)必須均勻分佈於

PCB

上，避免測(cè)試時(shí)造成板面受力不均。多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder

Side)。測(cè)試點(diǎn)必需放至於

BottomLayer輸出

test

point

report(.asc

檔案

powerpcb

v3.5)供廠商分析可測(cè)率測(cè)試點(diǎn)設(shè)置處:Setup

pads

stacks測(cè)試點(diǎn)設(shè)置處設(shè)置

pad

大小新增加測(cè)試點(diǎn)名稱點(diǎn)選此處新建一個(gè)

pad38.自動(dòng)載入測(cè)試點(diǎn)

100%:TOOLS

DFT

Audit

下圖*

自動(dòng)

100

加入%Test

Point

設(shè)置3.基準(zhǔn)點(diǎn)

(光學(xué)點(diǎn))

-for

SMD:為了

PICK

&

PLACE

機(jī)器自動(dòng)放置

SMD

零件之基準(zhǔn)設(shè)定，因此必須在板子四周加上光學(xué)點(diǎn)。1.光學(xué)點(diǎn)為

DOT

形狀，直徑

1.0mmSolder

Mask

為圓形，邊長

3.0mm在

SOLDER

MASK

範(fàn)圍內(nèi)不可有任何

TRACE，

SILK

SCREEN

及

VIA，並且在下一層之相同位置必須為全部銅箔。2.

PCB

光學(xué)校正點(diǎn)應(yīng)以圓形做法為準(zhǔn)，以便於

SMT

機(jī)器的定位。四邊有PIN

之

IC

pin1

及其對(duì)角端各作一個(gè)基準(zhǔn)點(diǎn)，此基準(zhǔn)點(diǎn)為

1.0mm

圓形PAD，其

SOLDER

MASK

為

3.0mm

圓形；此

SOLDER

MASK

內(nèi)不可有其他之使用此項(xiàng)45TRACE、SILK-SCREEN、VIA

及開孔。光學(xué)點(diǎn)之位置，必須與

SMD

零件同一面(即零件面)，如為雙面SMD

板，則雙面亦須作光學(xué)點(diǎn)。光學(xué)點(diǎn)需放在

SMD

板四角落，DOT

中心點(diǎn)距離板邊至少

5.0mm。PCB

V-CUT

做在突出的零件邊(RJ45),寬度

8mm，距離

V-CUT

邊緣往板內(nèi)

X、Y

軸

5?5mm處放置孔徑

4mm

固定孔若是

pcb

RJ45

處空間足夠，需放置在實(shí)際板框邊緣往內(nèi)

X，Y

軸

5?5mm

處。標(biāo)記

(LABEL

ING)每一種

PCB

之設(shè)計(jì)均須將“板名、R

Logo

一定要放在

TOP

層、生產(chǎn)日期、字令貼紙

Label

”作在

pcbSILKSCREEN

上。需注意後加在

PCB

中的圖形（如一般標(biāo)示線）是否會(huì)造成信號(hào)短路。VIAHOLE

PAD一般製程

VIAHOLE

PAD大小(使用圓形

PAD)6.

PCB

Layer

排列方式零件佈置注意事項(xiàng)

(PLACEMENT

NOTES)位置固定之零件，必須依機(jī)構(gòu)圖上所標(biāo)示之位置擺放，方向及腳位亦須注意。機(jī)構(gòu)圖上雖有標(biāo)示位置，但非固定位置之零件，可依

LAYOUT

之需要加以調(diào)整，但須經(jīng)過本公司相關(guān)人員之許可。PLACEMENT

時(shí)請(qǐng)注意機(jī)構(gòu)圖上之各種限制區(qū)域，例如：零件高度、可插拔零件(JUMPER、CONNECTOR

等)之限制區(qū)域…等。所有零件之方向必須垂直或水平於板邊置放，而相同包裝類型之零件方向請(qǐng)保持一致。注意可插拔零件四周之空間是否不致妨礙人工插拔動(dòng)作。VIA

孔徑PAD

直徑ANTIPADPcb

層數(shù)10mil20mi30mil4

層板12mil24mil32mil2

層板14mil26mil32milGNDVia(all

pcb)LayerD

efinitio

n1Signal2V

C

C3GN

D4SignalL

ayerDefinitio

n1Sig

nal2GND

3VC

C4Sig

nal過錫爐方向性的考量：

PCB

LAYOUT

時(shí)所有元件應(yīng)儘量依同一方向配置a.上下層零件

PAD

邊緣距離板邊至少

4MM,(下限

3MM)b.下層

SMD

零件距離

DIP

零件的

PAD

至少

3MM(邊對(duì)邊)c.H4

定位孔與

RJ-45

同方向,

且距離板邊

X=5

,Y=5MM,d.RJ-45

下層零件距離板邊

7MMPCB

LAYOUT

設(shè)計(jì)佈局前的準(zhǔn)備

:先將layout軟體單位設(shè)置為mm,

避免載入機(jī)構(gòu)圖時(shí)因單位不同產(chǎn)生比例問題

;

File

import

.dxf

,將載入的機(jī)構(gòu)圖放置於LAYER27(Assembly

Drawing

Top),畫出版框

:Draftin

Icon

Boardoutline確定定位孔

:螺絲孔定位板內(nèi)元件局部高度控制:

繪製出禁止區(qū)

Draftin

Icon

Keepout固定有條件限制的元件:先擺關(guān)鍵元件,面積比較大的元件,零散的元件輸入NETLIST

:

File

import

.asc

,import後出現(xiàn)的.err檔案必須逐一檢查問題直到出現(xiàn)

Importno

error參照線路圖，結(jié)合機(jī)構(gòu)，進(jìn)行佈局對(duì)層定義﹑線寬﹑線距﹑過孔﹑全局參數(shù)等作設(shè)置層定義:

Setup

layerDefinition線寬﹑線距﹑過孔

Setup

design

rules9.擺放零件時(shí)數(shù)位電路零與類比電路零件分開,尤其數(shù)位電路要遠(yuǎn)離磁性元件,佈局同時(shí)把數(shù)位地與類比地先規(guī)劃雛形,避免走綫時(shí)再做大幅修改規(guī)則設(shè)置處:6層定義設(shè)定處:

Setup

layer

Definition變更層數(shù)ON/OFF

層面手工佈線:參照線路圖進(jìn)行欲佈線，檢查佈線是否符合要求，修改布線，並符合相應(yīng)要求。走線規(guī)律：1、走線方式

,盡量走短線，特別是小信號(hào)。2、走線形狀同一層走線改變方向時(shí),應(yīng)走斜線(轉(zhuǎn)

45

度

)禁止走直角。3、電源線與地線的設(shè)計(jì)

40－100mil，高頻線用地線屏蔽。4、多層板走線方向相互垂直，層間耦合面積最??；禁止層與層間平行走線。5、VIA

設(shè)計(jì)的控制。分割混合使用於混合層時(shí)設(shè)置層面所使用的NET層名稱正片負(fù)片78Transmission

Line

(

傳輸線

)傳輸線分

2

種:

Microstrip

及

Stripline。Microstrip

:一般走在外層的

Trace

屬於

Microstrip，

例如

Component

size

及

soldersize

的

Trace。Stripline

:一般走在內(nèi)層的

Trace

屬於

Stripline。Microstrip&

Stripline

的特性阻抗不一樣，必須避免不同型態(tài)的傳輸線存在於不同的層面上。GeneralGuidelines–跨

Plane高頻訊號(hào)走線須注意不跨不同

Power

Plan

的問題，否則會(huì)因

Return

Path

不好造成信號(hào)不好。銅箔在

VCC

GNDPlan

層面盡量避免有連續(xù)破孔情形出現(xiàn),如下圖:第

2

層有兩個(gè)不同

Plane

AGND

及

DGND，圖(二)Clock

trace

同時(shí)跨在

AGND

及DGND，此信號(hào)一定不好AnothergroundplaneRelativegroundplaneClock

traceRelativegroundplaneClocktraceAnothergroundplaneRECOMMENDEDNOT

RECOMMENDED圖(一)圖(二)General

Guidelines

–

繞線

Serpentine

trace

(蛇行線):一般在

Bus

或

clock

應(yīng)用上，常為了要求等長，

必須將較短的

Trace

要求繞線增加長度，方能達(dá)到所要求的長度。繞線須注意那些事項(xiàng):首先要注意繞線本身的間距S，S間距越小，decouple效應(yīng)越明顯，信號(hào)越差，所以S越大越好，但因空間有限，依3-W原則，S必須為2倍線寬為佳。何為3-W法則：例如當(dāng)訊號(hào)寬度為5mils(W)時(shí)，則Trace兩旁的Space需為10mils(2W)，如此可降低2線之件的Crosstalk效應(yīng)，一般針對(duì)高頻訊號(hào)(例如CLK)而言，經(jīng)常運(yùn)用3-W法則來降低Crosstalk，或是用GND作屏敝。相鄰

Trace10

mils

(

2W

)Clock

Trace相鄰Trace*Note

:兩條Trace之間不能有VIA(貫穿孔)5mils(1W

)10mils(2W

)9GeneralGuidelines–Damping

ResistorDamping

電阻:

一般高頻信號(hào)在

source

端會(huì)加一顆串接電阻作阻抗匹配即稱為

Damping電阻，最常見應(yīng)用就是

clock

signals，而

Damping

resistor

擺的位置必須靠近

source端(越近越好)，如下圖所示越短越好GeneralGuidelines-RJ45to

TransformerRJ45

Transformer

的抽頭，線寬

20mils，

Differential

pair

Trace

必需平行等距。

Transformer

To

PHY

:

Differential

pair

Trace

必需平行等距，PHY

與Transformer

之間的

Termination

resister49.9Ω&0.01uf

電容，在

giga

port需放置在靠近

PHY

pin

處，在

10/100port

則靠近

Source

端

RX+

-訊號(hào)線的Termination

resister

靠近

Transformer，

TX+

-訊號(hào)線的

Terminationresister

靠近

PHY，不同的

Differential

pair

Trace

之間需包

GND

或是使用3-W

法則Differential

pair

Trace

走線時(shí),轉(zhuǎn)彎轉(zhuǎn)偶次數(shù),相互抵消相位DampingResistorChipsClockGeneratorTransformer

的抽頭走線方式1011TerminationresisterDifferentialpair

LAYOUTRJ45

TransformerDifferentialpair

LAYOUTC1961OF

4J3D252627283612345678GR100NC_49.R96NC_49.C194R99NC_49.C140C195TR1A12345678964TXD0PTXD0NTXD1PTXD1NTXD2PTXD2NTXD3PTXD3NVCT1MXD0PMXD0NMXD1PMXD1NMXD2PMXD2NMXD3PMXD3NMVCT1R97NC_49.72

PX3_871

PX3_768

PX3_667

PX3_3NC_1uF

C19370

PX3_569

PX3_4PX3_3PX3_4VCC1_8_APX3_1PX3_2R93NC_49.C1391uFPX3_7 31PX3_8 3266

PX3_265

PX3_1R95NC_49.PX3_5 29PX3_6 303

P3_TD3N3

P3_TD3P3

P3_TD2N3

P3_TD2P3

P3_TD1N3

P3_TD1P3

P3_TD0N3

P3_TD0PR94NC_49.R98NC_49.TX+

-訊號(hào)線RX+

-訊號(hào)線終端電阻By

pass

電容12MDI:PHY

--

JACKMDC,MDIO:MAC

--

PHY

--

CPUSGMII,GMII,MII:MAC

--

PHY

以上訊號(hào)線保持

3-W

法則，或是空間允許盡量能包

gnd，訊號(hào)線下的

GND

Plan

保持完整;雙面板時(shí)也必需保持有完整的

ReturnPath。一般佈線:首先查看一下

net

的可連通性，根據(jù)線路圖及實(shí)際情況進(jìn)行零件調(diào)整，使其更加有利於走線。走線方式:儘量走短線，同一層走線改變方向時(shí)，應(yīng)走斜線(45

度)。多層板走線方向相互垂直,層與層之間偶合面積最小;盡量不要平行走線。當(dāng)上下層佈線面積不夠使用時(shí),線必須換至電源層時(shí)必須告知硬體工程師哪些傳輸線會(huì)被放置在內(nèi)層,詢問硬體工程師內(nèi)層佈線是否影響線阻抗,內(nèi)層傳輸線因?yàn)榫€阻抗的關(guān)係是否要改變綫寬,切記保持地平面要完整,絕對(duì)不可在地平面走綫14.ClockRouting

GuidelineCLK

電路應(yīng)盡量放在

PCB

中心附近。R356.R357.R358.R359.C515.C517.C516.C518必須擺放在靠近U14pin旁邊。MAC

CLK.

6218_CLK.

PHY_CLK2.

PHY_CLK1.

PHY_CLK0.

CLK25這些訊號(hào)線須Clock

Trace

Layout在Vcc

Plan，包GND，GND

Net上必需沿線打VIA所有的

CLK

Trace

儘可能做到不跨越不同的

Vcc

Plane15.OSC&CRYSTAL

GuidelinePHY_CLK2U14B1113151719A0A1A2A3Y0Y1Y2Y3VCCOE

GNDPHY_CLK1C514R354PHY_CLK0C517C516

C518PHY_CLK0R356NC6218_CLKR3586218_CLKMAC_CLKC515OSC_U50R649R6503V3_OSC3V3_OSCMAC_CLKR357U14A181614122010246$$$381A0A1A2A3Y0Y1Y2Y3VCCOE

GNDPHY_CLK1R35920

3V3_OSC

10C5099 CLK-47 CLK-35 CLK-23 CLK-1PHY_CLK34.7KCLK25MR648PHY_CLK23V3_OSCU13OSC-25MHZ3241CKGVNOSCC5130.01uF3V3L71FBEAD2R3550CLK25MC51010uFC51110uFC5120.1uFOSC電路零件擺放:OSC所需供給的電源為3V3，電源零件擺放順序必須依照線路圖上的順序放置(C511

C512

C513

L7

C510這些零件禁止放於下層)OSC在Layout時(shí)必須注意:在零件本體下方沿零件邊緣劃一60-80mils禁止區(qū)，禁止區(qū)須禁制所有層面的自動(dòng)鋪銅進(jìn)入禁止區(qū)內(nèi)，如下圖(一)GND

Plan禁止區(qū)劃法:

在CLK的pin處留一缺口讓gnd銅箔進(jìn)入零件下方，如下圖(二)圖(一) 圖(二)

CRYSTAL:線路上Y1，C497，C498必需放置在IC

pin旁邊，Trace越短越好，

CRYSTAL零件本體下方禁止走線或是從pin中間穿線C4988051_XTAL220pF8051_XTAL1C49720pF8051_RESET 8051_RESET XTL-24MHZR350Y11MX1X213CPU

RAM

FLASHCPU到RAM的走線方式(2種方式):需依循硬體工程師的需求走綫所有的控制線與Date線均由CPU拉出到排阻，再由排阻另一端先拉至第一顆RAM再拉出到第二顆RAM所有的控制線與Date線均由CPU拉出到排阻，在排阻另一端Pin打Via分拉2

條Trace各自到單顆

RAM?？刂凭€與date線整條net上的via不要超過3個(gè)via為原則FLASH傳輸線走線盡量短減少VIADecoupling

電容

:

一般為了讓

IC

能得到較穩(wěn)定電源，通常會(huì)在

VCC

pin

加

Decoupling電容濾雜訊.

Decoupling

電容位置越靠近

IC

越好，太遠(yuǎn)則沒有效果電源GeneralGuidelines–Decoupling

CapacitorPower

:

一般

IC

都需要有

Power

才能正常工作，Power

通常是接到

IC

的

VCC

及

Gnd

pinVCC┼_GNDIC1418.POWER

部分一個(gè)板子可能會(huì)有好幾組用於電壓轉(zhuǎn)換的

PWM

,PWM

power

用的電感,在底下的

ground

與power

層最好能挖空,防止

power

swithing

的低頻耦合至系統(tǒng)PWM

power

用的

MOS,在

ground

pin

易忽略

viahole

數(shù)量要足夠板子在

power-in

的

connector(or

dc-jack),

底下的

ground

與

power

層最好能挖空每一個(gè)

PWM

power

output

均會(huì)有一些

output

電容,power

trace

一定要經(jīng)過這些電容,再打

via

至

power

plane,這樣做,電容才有作用,且

via

要視電流大小,盡可能多PWM

power

output

很有可能會(huì)有一些feedback

線路,應(yīng)該為兩個(gè)電阻(1%)作分壓,由output端拉

trace

回

PWMcontroller,一定要從

output

電容後再拉回power

或

ground

plane

有可能會(huì)被連續(xù)的

via

hole

造成

plane

變窄,甚至割斷,所以要特別注意,power

MOSFET

盡可能靠近

controller,

電感,power

MOSFET

與

Doide

盡可能靠近ground

plane

要大於

power

plane電源要由上層換到下層時(shí),重疊的銅箔部分需增加

via,在換層電源處旁間增加一些

gnd

viaC6240.1uFL23Power

Trace

:Trace

寬度依流過電流大小來決定，電流越大線寬越粗，一般小電流線寬為

10-20mils，大電流理想線寬每

1

安培

40

mils..Power

Trace

太細(xì)則易造成

Power

不好及

Drop

電壓太大.Vref

是很重要信號(hào)，其電流很小亦受干擾，所以線寬要粗及線距要大，佈線需小心處理.一般

chips

PLL

power

都會(huì)一組

L

/C

Filter，以確保

power

是否乾淨(jìng)不被干擾，所以其佈線是很重要，

除了

L/C

filter

需靠近

chips

端及線寬/線距的規(guī)範(fàn)，還須注意是否有跨不同

powerplane

的問題。L/CFilter

線3V3FBEAD

VDD_PLL C625 C6260.1uF 0.01uFC62310uF15ps:capacitor

的種類:bulk……大電容,則儲(chǔ)存電容bypass….filter

common

mode

noise,例如:PHY

與

transformer

之間,在兩個(gè)

50Ω

電阻中間的電容.decoupling

…chip

旁的小電容電源線路?！?/p>

電源IC

上的FB

Trace

15-20

mils

需注意，必須拉至波濾后的

Vcc

Plan如下圖:電源線路圖上的

Inductor

零件作銅箔時(shí)要注意，

Inductor

上畫上與零件一樣大的禁止區(qū)，禁止所有層面的自動(dòng)鋪銅與

Trace

進(jìn)入，在零件本體

1.2pin

上畫大面積銅箔，1.2pin間的銅箔不可太靠近避免彼此干擾，電流的流向必須依照線路圖上的流向，不可隨意繪製銅箔1R05K(+/-1%)C80.1uFC2010uF+C7470uF12VCC2_5

C412U2ACT4065SH-T173546BS

2

INENSWFBGNDCompL130nF15uH+C14+C1222uF

470uF12R210K1%R14NCVIN12D2SK34AR75.6KC132.7nFTP2V51GND2V51FBTrace15-20mils拉至波濾后的電容位置FB至

VCC2_5MOSFET電感16圖(一)圖(二)關(guān)Dip

零件的

Plan

Thermal

方法GND

&

Vcc

Plan切割RJ45

TO

Transformer:

Transformer的一次側(cè)&二次側(cè)，

GND

CHASSIS&GND

SINGLE之間必須有MOAT80-120mil隔開，相隔的GAP上依照EMI需求必需跨接上BEADGNDCHASSIS&GND

接鐵殼大地;

GNDSINGLE

接板內(nèi)所有訊號(hào)線GND,屬於GNDCHASSIS端的Differentialpair距離GND

CHASSIS

的pad的間距設(shè)置為30mi.屬於GND

SINGLE端的所有訊號(hào)線依照硬體線阻抗作設(shè)置pcb內(nèi)所有不相同的gnd必須清楚隔開。多層板中的電源.地層的銅箔外框邊緣要縮小，如電源.地層的銅箔露出板外容易造成短路，電源層間的不同電源銅箔距離20mil。上下層銅箔內(nèi)縮40MIL,內(nèi)層內(nèi)縮80-100MIL無地平面時(shí)的電流回路設(shè)計(jì)1、如果使用走線，應(yīng)將其線寬盡量加粗2、如果不能採用地平面，應(yīng)採用星形連接策略3、數(shù)位電流不應(yīng)流經(jīng)類比器件4、高速電流不應(yīng)流經(jīng)低速器件依照線路圖零件順序放置零件(濾波電容一般放置順序由容值大到小)，經(jīng)過濾波后的電源再進(jìn)入

Vcc

Plan，在濾波後作一大塊銅箔放置

Vcc

Via

6-12

個(gè)進(jìn)入

Vcc

Plan

如下圖(一)矩形框選處濾波前的電源均不可進(jìn)入

Vcc

Plan，避免電流不乾淨(jìng)，必須關(guān)掉所有的濾波前

Dip

零件的

PlanThermal，如下圖(二)內(nèi)框選處:電感挖空處,all

layers此處不勾選1718單點(diǎn)接地：圖(一)圖(二)(如果不能採用地平面，可以採用“星形”佈線策略來處理電流回路)20.DRC:DesignRule

Check檢查項(xiàng)目:Trace

width

PCB

制作初步完成，“舖銅”與“補(bǔ)銅”,連線、連通性、間距、“孤島”、文字標(biāo)示、測(cè)試點(diǎn)ViasizeRouting

gridViato

trace

spaceViatovia

spacepadto

trace

spacepadtovia

spacepadto

outline

spacetracetotrace

space後加在

PCB

中的圖形（如圖標(biāo)、標(biāo)注）是否會(huì)造成信號(hào)短路對(duì)一些不理想的線形進(jìn)行修。在

PCB

上是否加有

2D

線？防焊是否符合生產(chǎn)的要求,字符標(biāo)誌是否壓在零件

PAD

上。多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路檢查無誤後，生成底片，並作

CAM350

檢查。作存檔紀(jì)錄*依順序每一項(xiàng)逐一檢查對(duì)線路進(jìn)行檢查，進(jìn)行補(bǔ)銅處理，；通過檢查窗口，對(duì)項(xiàng)目進(jìn)行間距、連通性檢查。1920CAM

輸出/輸出文件(參考

gerber

file

流程圖)PCB

佈線完成後的最重要是輸出底片製作

PCB,輸出層面。Routing/Split

Plan(PCB

所有的設(shè)置層面)Solder

Mask

(Top

/

Bottom)防焊層的

pad

必須比實(shí)際

pad

大

4milPaste

Mask

(Top

/

Bottom)SMD

零件的黏貼層,pad

與實(shí)際

pad

相同Silkscreen

(Top/

Bottom)文字層Drill

Drawing鑽孔NC

Drill鑽孔帶使用

CAM350

內(nèi)

Import

所有輸出的

Gerber

文件,在

Solder

Mask

Bottom

拿掉所有的

p