第三章 邏輯門

第三章邏輯門第1頁，課件共71頁，創(chuàng)作于2023年2月教學基本要求：1、了解半導體器件的開關特性。2、熟練掌握基本邏輯門（與、或、與非、或非、異或門）、三態(tài)門、OD門（OC門）和傳輸門的邏輯功能。3、學會門電路邏輯功能分析方法。4、掌握邏輯門的主要參數及在應用中的接口問題。3.

邏輯門電路第2頁，課件共71頁，創(chuàng)作于2023年2月3.1MOS邏輯門3.1.1

數字集成電路簡介3.1.2

邏輯門的一般特性3.1.3

MOS開關及其等效電路3.1.4

CMOS反相器3.1.5

CMOS邏輯門電路3.1.6

CMOS漏極開路門和三態(tài)輸出門電路3.1.7

CMOS傳輸門3.1.8

CMOS邏輯門電路的技術參數第3頁，課件共71頁，創(chuàng)作于2023年2月1、邏輯門:實現基本邏輯運算和復合邏輯運算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門3.1.1

數字集成電路簡介第4頁，課件共71頁，創(chuàng)作于2023年2月1.CMOS集成電路:廣泛應用于超大規(guī)模、甚大規(guī)模集成電路

4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負載能力強抗干擾功耗低速度兩倍于74HC與TTL兼容負載能力強抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負載能力強抗干擾功耗低

74系列74LS系列74AS系列

74ALS2.TTL集成電路:廣泛應用于中大規(guī)模集成電路3.1.1數字集成電路簡介第5頁，課件共71頁，創(chuàng)作于2023年2月3.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平

vO

vI

驅動門G1

負載門G2

1

1

輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIH(min)輸出低電平的上限值

VOL(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

第6頁，課件共71頁，創(chuàng)作于2023年2月直流電源電壓

TTL集成電路的標準直流電源電壓為5V，最低4.5V，最高5.5V。CMOS集成電路的直流電源電壓可以在3~18V之間，74系列CMOS集成電路有5V和3.3V兩種。CMOS電路的一個優(yōu)點是電源電壓的允許范圍比TTL電路大，如5VCMOS電路當其電源電壓在2~6V范圍內時能正常工作，3.3VCMOS電路當其電源電壓在2~3.6V范圍內時能正常工作。第7頁，課件共71頁，創(chuàng)作于2023年2月數字集成電路分別有如下四種不同的輸入/輸出邏輯電平。對于TTL電路：低電平輸入電壓范圍VIL：0－0.8V。高電平輸入電壓范圍VIH：2－5V。低電平輸出電壓范圍VOL：不大于0.4V。高電平輸出電壓范圍VOH：不小于2.4V，標準TTL門的輸入/輸出邏輯電平:第8頁，課件共71頁，創(chuàng)作于2023年2月門電路輸出高、低電平的具體電壓值與所接的負載有關。對于5VCMOS電路：低電平輸入電壓范圍VIL：0－1.5V。高電平輸入電壓范圍VIH：3.5－5V。低電平輸出電壓范圍VOL：不大于0.33V。高電平輸出電壓范圍VOH：不小于4.4V。第9頁，課件共71頁，創(chuàng)作于2023年2月VNH

—當前級門輸出高電平的最小值時允許負向噪聲電壓的最大值。負載門輸入高電平時的噪聲容限：VNL—當前級門輸出低電平的最大值時允許正向噪聲電壓的最大值負載門輸入低電平時的噪聲容限：2.

噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動的范圍。它表示門電路的抗干擾能力

1

驅動門

vo

1

負載門

vI

噪聲

第10頁，課件共71頁，創(chuàng)作于2023年2月類型參數74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時間傳輸延遲時間是表征門電路開關速度的參數，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時間。CMOS電路傳輸延遲時間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

第11頁，課件共71頁，創(chuàng)作于2023年2月4.功耗靜態(tài)功耗：指的是當電路沒有狀態(tài)轉換時的功耗，即門電路空載時電源總電流ID與電源電壓VDD的乘積。5.延時

功耗積是速度功耗綜合性的指標.延時

功耗積，用符號DP表示 扇入數：取決于邏輯門的輸入端的個數。6.扇入與扇出數動態(tài)功耗：指的是電路在輸出狀態(tài)轉換時的功耗，對于TTL門電路來說，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動態(tài)功耗第12頁，課件共71頁，創(chuàng)作于2023年2月扇出數：是指其在正常工作情況下，所能帶同類門電路的最大數目。

（a)帶拉電流負載當負載門的個數增加時，總的拉電流將增加，會引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負載門的個數。

高電平扇出數:IOH:驅動門的輸出端為高電平電流IIH:負載門的輸入電流。第13頁，課件共71頁，創(chuàng)作于2023年2月(b)帶灌電流負載當負載門的個數增加時，總的灌電流IOL將增加，同時也將引起輸出低電壓VOL的升高。當輸出為低電平，并且保證不超過輸出低電平的上限值。IOL

：驅動門的輸出端為低電平電流 IIL：負載門輸入端電流 第14頁，課件共71頁，創(chuàng)作于2023年2月電路類型電源電壓/V傳輸延遲時間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55各類數字集成電路主要性能參數的比較第15頁，課件共71頁，創(chuàng)作于2023年2月54系列與74系列的比較：TTL系列速度及功耗的比較:

第16頁，課件共71頁，創(chuàng)作于2023年2月3.1.3

MOS開關及其等效電路：MOS管工作在可變電阻區(qū)，輸出低電平:MOS管截止，輸出高電平當υI

<VT當υI

>VT第17頁，課件共71頁，創(chuàng)作于2023年2月MOS管相當于一個由vGS控制的無觸點開關。MOS管工作在可變電阻區(qū)，相當于開關“閉合”，輸出為低電平。MOS管截止，相當于開關“斷開”輸出為高電平。當輸入為低電平時：當輸入為高電平時：第18頁，課件共71頁，創(chuàng)作于2023年2月3.1.4

CMOS

反相器1.工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V

0V-10V截止導通10V10V10V

0V導通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達式vi(A)0vO(L)1邏輯真值表10第19頁，課件共71頁，創(chuàng)作于2023年2月2.電壓傳輸特性和電流傳輸特性VTN電壓傳輸特性第20頁，課件共71頁，創(chuàng)作于2023年2月A

BTN1TP1

TN2TP2L00011011截止導通截止導通導通導通導通截止截止導通截止截止截止截止導通導通1110與非門1.CMOS與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路結構(b)工作原理VTN=2VVTP=-2V0V10VN輸入的與非門的電路?輸入端增加有什么問題?3.1.5CMOS邏輯門第21頁，課件共71頁，創(chuàng)作于2023年2月或非門2.CMOS或非門+VDD+10VTP1TN1TN2TP2ABLA

B

TN1TP1TN2TP2L00011011截止導通截止導通導通導通導通截止截止導通截止截止截止截止導通導通1000AB≥10V10VVTN=2VVTP=-2V第22頁，課件共71頁，創(chuàng)作于2023年2月3.異或門電路=A⊙B第23頁，課件共71頁，創(chuàng)作于2023年2月1.CMOS漏極開路門1.）CMOS漏極開路門的提出輸出短接，在一定情況下會產生低阻通路，大電流有可能導致器件的損毀，并且無法確定輸出是高電平還是低電平。3.1.6CMOS漏極開路（OD）門和三態(tài)輸出門電路+VDDTN1TN2AB+VDDAB01第24頁，課件共71頁，創(chuàng)作于2023年2月（2）漏極開路門的結構與邏輯符號(c)可以實現線與功能;+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(b)與非邏輯不變漏極開路門輸出連接(a)工作時必須外接電源和電阻;第25頁，課件共71頁，創(chuàng)作于2023年2月(2)上拉電阻對OD門動態(tài)性能的影響Rp的值愈小，負載電容的充電時間常數亦愈小，因而開關速度愈快。但功耗大,且可能使輸出電流超過允許的最大值IOL(max）

。電路帶電容負載10CLRp的值大，可保證輸出電流不能超過允許的最大值IOL(max）、功耗小。但負載電容的充電時間常數亦愈大，開關速度因而愈慢。第26頁，課件共71頁，創(chuàng)作于2023年2月最不利的情況：只有一個OD門導通，110為保證低電平輸出OD門的輸出電流不能超過允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當VO=VOL+VDDIILRP&&&&n…&m&…kIIL（total)IOL（max)第27頁，課件共71頁，創(chuàng)作于2023年2月當VO=VOH+VDDRP&&&&n…&m&…111IIH（total)I0H（total)為使得高電平不低于規(guī)定的VIH的最小值，則Rp的選擇不能過大。Rp的最大值Rp(max)

：

第28頁，課件共71頁，創(chuàng)作于2023年2月2.三態(tài)(TSL)輸出門電路10011截止導通111高阻

×0輸出L輸入A使能EN001100截止導通010截止截止X1邏輯功能：高電平有效的同相邏輯門01第29頁，課件共71頁，創(chuàng)作于2023年2月3.1.7CMOS傳輸門(雙向模擬開關)1.CMOS傳輸門電路電路邏輯符號υI

/υOυo/υIC等效電路第30頁，課件共71頁，創(chuàng)作于2023年2月2、CMOS傳輸門電路的工作原理

設TP:|VTP|=2V，TN:VTN=2V

I的變化范圍為－5V到+5V。

5V+5V

5V到+5V

GSN<VTN,TN截止

GSP=5V

(-5V到+5V)=(10到0)V開關斷開，不能轉送信號

GSN=-5V

(－5V到+5V)=(0到-10)V

GSP>0,TP截止1）當c=0，c=1時c=0=-5V，c

=1=+5V第31頁，課件共71頁，創(chuàng)作于2023年2月

C

TP

vO/vI

vI/vO

+5V

–5V

TN

C

+5V

5V

GSP=

5V

(－3V~+5V)=

2V~

10V

GSN=5V

(－5V~+3V)=(10~2)Vb、

I=3V~5V

GSN>VTN,TN導通a、

I=5V~3VTN導通，TP導通

GSP>|VT|,TP導通C、

I=3V~3V2）當c=1，c=0時第32頁，課件共71頁，創(chuàng)作于2023年2月傳輸門組成的數據選擇器C=0TG1導通,TG2斷開

L=XTG2導通,TG1斷開

L=YC=1傳輸門的應用第33頁，課件共71頁，創(chuàng)作于2023年2月CMOS邏輯集成器件發(fā)展使它的技術參數從總體上來說已經達到或者超過TTL器件的水平。CMOS器件的功耗低、扇出數大，噪聲容限大，靜態(tài)功耗小，動態(tài)功耗隨頻率的增加而增加。參數系列傳輸延遲時間tpd/ns(CL=15pF)功耗(mW)延時功耗積(pJ)4000B751

(1MHz)10574HC101.5

(1MHz)1574HCT131

(1MHz)13BiCMOS2.90.0003~7.50.00087~223.1.8CMOS邏輯門電路的技術參數CMOS門電路各系列的性能比較第34頁，課件共71頁，創(chuàng)作于2023年2月3.2TTL邏輯門3.2.1

BJT的開關特性3.2.2基本BJT反相器的動態(tài)特性3.2.3

TTL反相器的基本電路3.2.4

TTL邏輯門電路3.2.5

集電極開路門和三態(tài)門3.2.6

BiMOS門電路第35頁，課件共71頁，創(chuàng)作于2023年2月3.2TTL邏輯門3.2.1

BJT的開關特性iB

0，iC

0，vO＝VCE≈VCC，c、e極之間近似于開路,vI=0V時:vO＝VCE≈0.2V，c、e極之間近似于短路,vI=5V時:第36頁，課件共71頁，創(chuàng)作于2023年2月2.BJT的開關時間從截止到導通開通時間ton(=td+tr)從導通到截止關閉時間toff(=ts+tf)BJT飽和與截止兩種狀態(tài)的相互轉換需要一定的時間才能完成。第37頁，課件共71頁，創(chuàng)作于2023年2月

CL的充、放電過程均需經歷一定的時間，必然會增加輸出電壓

O波形的上升時間和下降時間，導致基本的BJT反相器的開關速度不高。3.2.2基本BJT反相器的動態(tài)性能若帶電容負載故需設計有較快開關速度的實用型TTL門電路。

第38頁，課件共71頁，創(chuàng)作于2023年2月輸出級T3、D、T4和Rc4構成推拉式的輸出級。用于提高開關速度和帶負載能力。中間級T2和電阻Rc2、Re2組成，從T2的集電結和發(fā)射極同時輸出兩個相位相反的信號，作為T3和T4輸出級的驅動信號；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負載

Re2

1KW

VCC(5V)

輸入級

中間級輸出級

3.2.3TTL反相器的基本電路1.電路組成輸入級T1和電阻Rb1組成。用于提高電路的開關速度第39頁，課件共71頁，創(chuàng)作于2023年2月2.TTL反相器的工作原理（邏輯關系、性能改善）

（1）當輸入為低電平（

I

=0.2V）T1深度飽和截止導通導通截止飽和低電平T4D4T3T2T1輸入高電平輸出T2、

T3截止，T4、D導通第40頁，課件共71頁，創(chuàng)作于2023年2月（2）當輸入為高電平（

I=3.6V）T2、T3飽和導通T1:倒置的放大狀態(tài)。T4和D截止。使輸出為低電平.vO=vC3=VCES3=0.2V第41頁，課件共71頁，創(chuàng)作于2023年2月輸入A輸出L0110邏輯真值表

邏輯表達式

L=A

飽和截止T4低電平截止截止飽和倒置工作高電平高電平導通導通截止飽和低電平輸出D4T3T2T1輸入第42頁，課件共71頁，創(chuàng)作于2023年2月1.TTL與非門電路多發(fā)射極BJT

T1e

e

bc

eeb

cA&

BAL=B3.2.4

TTL邏輯門電路第43頁，課件共71頁，創(chuàng)作于2023年2月TTL與非門電路的工作原理

任一輸入端為低電平時:TTL與非門各級工作狀態(tài)

IT1T2T4T5

O輸入全為高電平(3.6V)倒置使用的放大狀態(tài)飽和截止飽和低電平（0.2V）輸入有低電平(0.2V)深飽和截止放大截止高電平（3.6V）當全部輸入端為高電平時：輸出低電平輸出高電平第44頁，課件共71頁，創(chuàng)作于2023年2月2.TTL或非門

若A、B中有一個為高電平:若A、B均為低電平:T2A和T2B均將截止，T3截止。T4和D飽和，輸出為高電平。T2A或T2B將飽和，T3飽和，T4截止，輸出為低電平。邏輯表達式第45頁，課件共71頁，創(chuàng)作于2023年2月vOHvOL輸出為低電平的邏輯門輸出級的損壞3.2.5集電極開路門和三態(tài)門電路1.集電極開路門電路第46頁，課件共71頁，創(chuàng)作于2023年2月a）集電極開路與非門電路b）使用時的外電路連接C）邏輯功能L=ABOC門輸出端連接實現線與VCC第47頁，課件共71頁，創(chuàng)作于2023年2月仿真演示74LS03OC與非門真值表AB

F00Z01Z10Z11074LS00（四-2輸入普通與非門）第48頁，課件共71頁，創(chuàng)作于2023年2月2.三態(tài)與非門(TSL)

當CS=3.6V時CS數據輸入端輸出端LAB10010111011100三態(tài)與非門真值表第49頁，課件共71頁，創(chuàng)作于2023年2月當CS=0.2V時CS數據輸入端輸出端LAB10010111011100××高阻高電平使能==高阻狀態(tài)與非邏輯

ZL

ABLCS=0____CS=1真值表邏輯符號ABCS

&

L

EN第50頁，課件共71頁，創(chuàng)作于2023年2月3.5.1正負邏輯問題3.5邏輯描述中的幾個問題3.5.2基本邏輯門的等效符號及其應用第51頁，課件共71頁，創(chuàng)作于2023年2月3.5.1正負邏輯問題1.正負邏輯的規(guī)定

01

10正邏輯負邏輯3.5邏輯描述中的幾個問題正邏輯體制:將高電平用邏輯1表示，低電平用邏輯0表示負邏輯體制:將高電平用邏輯0表示，低電平用邏輯1表示第52頁，課件共71頁，創(chuàng)作于2023年2月

A

B

L

1

1

0

1

0

0

0

1

0

0

0

1

___與非門A

B

L

0

0

1

0

1

1

1

0

1

1

1

0

某電路輸入與輸出電平表A

B

L

L

L

H

L

H

H

H

L

H

H

H

L

采用正邏輯___或非門采用負邏輯與非

或非負邏輯正邏輯2.

正負邏輯等效變換

與

或非

非第53頁，課件共71頁，創(chuàng)作于2023年2月3.5.2基本邏輯門電路的等效符號及其應用1、基本邏輯門電路的等效符號與非門及其等效符號系統輸入信號中，有的是高電平有效，有的是低電平有效。低電平有效，輸入端加小圓圈；高電平有效，輸入端不加小圓圈。第54頁，課件共71頁，創(chuàng)作于2023年2月或非門及其等效符號第55頁，課件共71頁，創(chuàng)作于2023年2月第56頁，課件共71頁，創(chuàng)作于2023年2月

邏輯門等效符號的應用利用邏輯門等效符號，可實現對邏輯電路進行變換，以簡化電路，能減少實現電路的門的種類。第57頁，課件共71頁，創(chuàng)作于2023年2月74LS00內含4個2輸入與非門第58頁，課件共71頁，創(chuàng)作于2023年2月end

控制電路邏輯門等效符號強調低電平有效L=0第59頁，課件共71頁，創(chuàng)作于2023年2月如RE、AL都要求高電平有效，EN高電平有效如RE、AL都要求低電平有效，EN高電平有效如RE、AL都要求高電平有效，EN低電平有效第60頁，課件共71頁，創(chuàng)作于2023年2月3.6

邏輯門電路使用中的幾個實際問題3.6.1

各種門電路之間的接口問題3.6.2

門電路帶負載時的接口問題第61頁，課件共71頁，創(chuàng)作于2023年2月1)驅動器件的輸出電壓必須處在負載器件所要求的輸入電壓范圍，包括高、低電壓值（屬于電壓兼容性的問題）。在數字電路或系統的設計中，往往將TTL和CMOS兩種器件混合使用，以滿足工作速度或者功耗指標的要求。由于每種器件的電壓和電流參數各不相同，因而在這兩種器件連接時，要滿足驅動器件和負載器件以下兩個條件：2)驅動器件必須對負載器件提供足夠大的拉電流和灌電流（屬于門電路的扇出數問題）；3.6.1

各種門電路之間的接口問題第62頁，課件共71頁，創(chuàng)作于2023年2月vOvI驅動門

負載門1

1

VOH(min)vO

VOL(max)

vI

VIH(min)VIL(max)

負載器件所要求的輸入電壓VOH(min)≥VIH(min)VOL(max)≤VIL(max)第63頁，課件共71頁，創(chuàng)作于2023年2月灌電流IILIOLIIL拉電流IIHIOHIIH10111…1n個01110…1n個對負載器件提供足夠大的拉電流和灌電流

IOH(max)≥IIH(total)IOL(max)≥IIL(total)第64頁，課件共71頁，創(chuàng)作于2023年2月驅動電路必須能為負載電路提供足夠的驅動電流

驅動電路負載電路1、）VOH(min)≥VIH(min)2、）VOL(max)≤VIL(max)4、）IOL(max)≥IIL(total)驅動電路必須能為負載電路提供合乎相應標準的高、低電平

IOH(max)≥IIH(total)3、）第65頁，課件共71頁，創(chuàng)作于2023年2月2、CMOS門驅動TTL門VOH（min)=4.9VVOL(max)=0.1VTTL門（74系列）：VIH(min)=2VVIL(max)=0.8VIOH（max)=-0.51mAIIH（max)=20

AVOH(min)≥VIH(min)VOL(max)≤VIL(max)帶拉電流負載輸出、輸入電壓帶灌電流負載?CMOS門(4000系列）：IOL（max)=0.51mAIIL（max)=-0.4mA，IOH(max)≥IIH(total)第66頁，課件共71頁，創(chuàng)作于2023年2月例用一個74HC00與非門電路驅動一個74系列TTL反相