簡(jiǎn)單組合電路和時(shí)序電路設(shè)計(jì)

簡(jiǎn)單組合電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜AX+PLUSII的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡(jiǎn)單組合電路設(shè)計(jì)，多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。二、實(shí)驗(yàn)內(nèi)容1首先按照5.4給出的步驟，利用MAX+PLUSII完成2選1多路選擇器的文本編輯輸入(max21a.vhd)和仿真測(cè)試等步驟，給出圖5-17所示的仿真波形，最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，實(shí)際驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。實(shí)驗(yàn)內(nèi)容2,將5.4節(jié)的多路選擇器看成是一個(gè)元件mux21a，利用元件例化語句描述圖5-19,并將此文件放在同一目錄E:\MUXFILE中。按照VHDL文本輸入設(shè)計(jì)方法初步的步驟，將P124的VHDL程序鍵入文本編輯框中。然后設(shè)定PROJECT指定為E：\muxfile中mux21a.vhd為當(dāng)前工程。設(shè)定后運(yùn)行程序正確無誤后開始仿真測(cè)試。多路選擇器mux21a的輸入端口a和b分別輸入時(shí)鐘周期為50ns和200us的時(shí)變信號(hào)，如圖：得出的y的輸出由a的高頻信號(hào)變化而改變。結(jié)論分析：當(dāng)控制端s為高電平時(shí)，y的輸出為b的低頻率信號(hào)，而當(dāng)s為低電平時(shí)，y的輸出為a的高頻率信號(hào)。圖中b的時(shí)變信號(hào)看上去像是一條直線，在于信號(hào)放得過大。簡(jiǎn)單時(shí)序電路設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模菏煜AX+PLUSII的VHDL文本設(shè)計(jì)過程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試。二、 實(shí)驗(yàn)內(nèi)容根據(jù)實(shí)驗(yàn)5-1的步驟和要求，設(shè)計(jì)觸發(fā)器，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及實(shí)驗(yàn)過程。三、實(shí)驗(yàn)步驟根據(jù)例5-9，首先保存文件名為DFF1的VHDL文件，然后利用例5-9，

設(shè)定project后，運(yùn)行

然后設(shè)置node。設(shè)置endtime為給D和CLK高低電平，給D加200ns的周期信號(hào)，CLK加50ns的周期信號(hào),得到Q的輸出信號(hào)如下圖：

題Q理AA題Q理AAX7一零血醫(yī)USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISF'ORT(CLK:INSTD_LOGIC:D:INSTD_LOGIC:Q:OUTSTD_LOGIC);END;WHITECTT.TJ￡尸TVCF T%SIGNALQ1:STI|BEGINPROCESS(CLK)BEGINIFCLK'EVEldTHENQK-1ENDIF：Q<=Q1:ENDPROCESS:ENDEimr：齋卑鑾°9:JU1mtnmuw齋卑鑾°9:JU1mtnmuwinJULTWLmtnmu1TLT1JWurnIHImII1011\m\iiinmin1M\Wl101[IHIIimmill1--j_j-」一-」-」_」一.」一-j-J_」一-」rilJIJ.IJns1.IJus結(jié)論